包含分层级堆叠的微电子装置及相关电子系统及方法与流程

包含分层级堆叠的微电子装置及相关电子系统及方法
1.优先权主张
2.本技术案主张2020年12月18日申请的“包含包括由狭槽结构隔离的导电结构的分层堆叠的微电子装置及相关电子系统及方法(microelectronic devices including tiered stacks including conductive structures isolated by slot structures,and related electronic systems and methods)”的序列号为17/127,971的美国专利申请案的申请日期的权益。
技术领域
3.在各种实施例中，本公开大体上涉及微电子装置设计及制造领域。更具体来说，本公开涉及微电子装置及相关电子系统及形成微电子装置的方法。


背景技术：

4.微电子行业的持续目标是增加存储器装置的存储器密度(例如，每存储器裸片的存储器单元的数目)，例如非易失性存储器装置(例如，nand快闪存储器装置)。增加非易失性存储器装置中的存储器密度的一种方法是利用竖直存储器阵列(也称为“三维(3d)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过导电结构(例如，字线)的层级的堆叠中的开口的竖直存储器串及在竖直存储器串与导电结构的每一结处的介电材料。与具有常规平面(例如，二维)晶体管布置的结构相比，此配置允许通过在裸片上向上(例如，纵向、竖直地)构建阵列而将更多数目个开关装置(例如，晶体管)定位在单位裸片面积(即，所消耗的作用表面的长度及宽度)中。
5.常规竖直存储器阵列包含导电结构与存取线(例如，字线)之间的电连接，使得竖直存储器阵列中的存储器单元可被唯一地选择用于写入、读取或擦除操作。形成此电连接的一种方法包含在导电结构的层级的边缘(例如，水平端)处形成所谓的至少一个“楼梯”(或“阶梯台阶”)结构。楼梯结构包含提供导电结构的接触区的个别“台阶”，导电接触结构可定位在其上以提供到导电结构的电接入。
6.随着竖直存储器阵列技术的进步，通过形成竖直存储器阵列来提供额外存储器密度以包含包括导电结构的额外层级的堆叠及因此与其相关联的额外楼梯结构及/或个别楼梯结构中的额外台阶。随着导电结构的层级的数目增加，形成与微电子装置的各种组件对准触点的处理条件变得越来越困难。另外，增加存储器密度的其它技术已减小邻近竖直存储器串之间的间距。然而，减小邻近竖直存储器串之间的间距可能增加在竖直存储器串之间形成各种隔离结构的难度。


技术实现要素：

7.在一些实施例中，一种微电子装置包括：堆叠结构，其包括布置在层级中的导电结构与绝缘结构的竖直交替序列，所述堆叠结构被划分为通过狭槽结构彼此分离的块结构；存储器单元串，其竖直延伸穿过所述堆叠结构的所述块结构，所述存储器单元串个别地包
括竖直延伸穿过所述堆叠结构的沟道材料；额外堆叠结构，其竖直上覆在所述堆叠结构上且包括布置在额外层级中的额外导电结构及额外绝缘结构的竖直序列；第一支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上，所述第一支柱中的每一者从对应存储器单元串的中心水平偏移；第二支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上；及额外狭槽结构，其包括介电材料，所述介电材料延伸穿过所述额外堆叠结构的至少一部分且将所述块结构中的每一者细分为子块结构，所述额外狭槽结构水平相邻于所述第一支柱。
8.在其它实施例中，一种形成微电子装置的方法包括：形成包括绝缘结构及其它绝缘结构的交替层阶的第一堆叠结构；形成包括延伸穿过所述第一堆叠结构的沟道材料的存储器单元串；形成第二堆叠结构，所述第二堆叠结构包括在所述第一堆叠结构上方的额外绝缘结构与额外其它绝缘结构的交替层阶；形成延伸穿过所述第二堆叠结构且在所述存储器单元串中的一些上方的第一支柱，所述第一支柱中的每一者的中心从对应存储器单元串的中心偏移；形成延伸穿过所述堆叠结构且在所述存储器单元串中的其它者上方的第二支柱，所述第二支柱中的每一者的中心与对应存储器单元串的中心大体上水平对准；及在相邻第一支柱之间形成狭槽结构，所述狭槽结构呈现非线性形状。
9.在又其它实施例中，一种微电子装置包括：存储器单元串，其延伸穿过包括交替导电结构与绝缘结构的层级的第一堆叠结构，所述存储器单元串包括竖直延伸穿过所述第一堆叠结构的至少介电材料及沟道材料；第二堆叠结构，其竖直上覆在所述第一堆叠结构上；第一支柱，其延伸穿过所述第二堆叠结构且竖直上覆在所述存储器单元串中的第一者上，所述第一支柱从所述存储器单元串中的所述第一者的中心水平偏移；及第二支柱，其延伸穿过所述第二堆叠结构且竖直上覆在所述存储器单元串中的第二者上，所述第二支柱与所述存储器单元串中的所述第二者的中心水平对准。
10.在额外实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括至少一个微电子装置结构。所述至少一个微电子装置结构包括：存储器单元串，其延伸穿过包括绝缘结构及导电结构的交替层阶的堆叠结构；支柱，其在包括额外绝缘结构及额外导电结构的交替层阶的额外堆叠结构内；沟道区，其延伸穿过所述堆叠结构及所述存储器单元串，与在所述沟道区的其它部分处相比，所述沟道区在所述堆叠结构与所述额外堆叠结构之间具有更大厚度；及狭槽结构，其至少部分延伸穿过所述堆叠结构，所述狭槽结构个别地呈现非线性形状。
附图说明
11.图1a到图1p是说明根据本公开的实施例的形成微电子装置结构的方法的简化横截面图(图1a、图1c、图1d、图1f到图1j、图1l、图1m、图1o及图1p)及俯视图(图1b、图1e、图1k及图1n)；
12.图2是根据本公开的实施例的微电子装置的部分剖视透视图；
13.图3是根据本公开的实施例的电子系统的框图；及
14.图4是根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
15.本文所包含的说明并不意在是任何特定系统、微电子结构、微电子装置或其集成电路的实际视图，而仅仅是用来描述本文的实施例的理想化表示。图式之间共同的元件及特征可保留相同数字标号，除了为便于进行下文描述，参考数字以在其上引入或最充分描述元件的图式编号开头以外。
16.下文描述提供特定细节，例如材料类型、材料厚度及处理条件，以便提供对本文所描述的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不采用这些特定细节的情况下实践本文公开的实施例。实际上，可结合半导体工业中采用的常规制造技术来实践实施例。另外，本文提供的描述不形成用于制造微电子装置结构或微电子装置(例如，存储器装置，例如3d nand快闪存储器装置)或完整微电子装置的完整工艺流程。下面描述的结构不形成完整微电子装置。下面仅详细描述理解本文描述的实施例所必需的那些过程动作及结构。可通过常规技术执行从结构形成完整微电子装置的额外动作。
17.本文所述材料可通过常规技术形成，包含(但不限于)旋涂、毯覆式涂布、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强ald、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。替代地，材料可原位生长。取决于待形成的特定材料，所属领域的一般技术人员可选择用于沉积或生长材料的技术。材料的去除可通过包含(但不限于)蚀刻、磨料平坦化(例如，化学机械平坦化)或其它已知技术的任何合适技术来实现，除非上下文另有指示。
18.如本文所使用，术语“经配置”是指促进以预定方式操作结构及设备中的一或多者的至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置。
19.如本文所使用，术语“纵向”、“竖直”、“横向”及“水平”是参考在其中或其上形成一或多个结构及/或特征的衬底(例如，基础材料、基础结构、基础构造等)的主平面，并且不一定由地球引力场界定。“横向”或“水平”方向是大体上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是大体上垂直于衬底的主平面的方向。衬底的主平面由衬底的与衬底的其它表面相比具有相对较大面积的表面界定。
20.如本文所使用，关于给定参数、性质或条件的术语“大体上”意味着且包含在所属领域的一般技术人员将理解的程度上，给定参数、性质或条件在一定程度的方差下，例如在可接受公差内满足。通过实例的方式，取决于大体上满足的特定参数、性质或条件，参数、性质或条件可至少90.0％满足，至少95.0％满足，至少99.0％满足，至少99.9％满足，或甚至100.0％满足。
21.如本文所使用，关于针对特定参数的数值的“约”或“大约”包含数值及所属领域的一般技术人员将理解的在特定参数的可接受公差内与数值的一定程度的偏差。举例来说，关于数值的“约”或“大约”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内，在从数值的97.5％到102.5％的范围内，在从数值的99.0％到101.0％的范围内，在从数值的99.5％到100.5％的范围内，或在从数值的99.9％到100.1％的范围内。
22.如本文所使用，为便于描述，可使用例如“在
……
下面”、“在
……
之下”、“下”、“底部”、“在
……
之上”、“上”、“顶部”、“前部”、“后部”、“左”、“右”及类似者的空间相对术语来描述一个元件或特征与另一元件或特征的关系，如图式中所说明。除非另有说明，否则空间
意味着并包含具有不能由明确定义的自然数的比率表示且违反定比定律的元素组成的化合物。另外，“绝缘结构”意味着并包含由绝缘材料形成且包含绝缘材料的结构。
27.根据本文描述的实施例，一种微电子装置包括堆叠结构，其包括布置在层级中的交替导电结构与绝缘结构，每一层级包括导电结构及绝缘结构。存储器单元串延伸穿过堆叠结构，并且可包括例如作为支柱结构的部分延伸穿过堆叠结构的沟道材料。存储器单元串可布置成行及列。存储器单元串的存储器单元可位于导电结构与支柱状结构(包含沟道材料)之间的相交处，每一串的邻近存储器单元通过绝缘结构中的一者彼此分离。在一些实施例中，串可包括彼此水平(例如，横向)对准的串及彼此水平偏移的至少其它串。
28.另一堆叠结构可竖直上覆在堆叠结构上，且可包含布置在层级中的额外导电结构及额外绝缘结构。微电子装置可通过填充有介电材料的狭槽分离成一或多个块结构。块结构中的每一者可通过延伸穿过其它堆叠结构的至少一部分的额外狭槽被分离成一或多个子块结构。支柱延伸穿过其它堆叠结构，且竖直上覆在存储器单元串上。支柱可包含电耦合到存储器单元串的沟道材料的沟道材料。相邻于(例如，邻近于其定位)额外狭槽的支柱可在远离额外狭槽的方向上从下伏存储器单元串的中心水平偏移。因此，相邻于(例如，邻近于)额外狭槽的支柱的中心可在水平上距离额外狭槽的水平边界比距离下伏存储器单元串的中心远。通过其它支柱与额外狭槽间隔的支柱可与下伏存储器单元串大体上同心。因此，支柱可包含从直接下伏存储器单元串的中心水平偏移的第一群组支柱及与直接下伏存储器单元串对准(例如，与之同心)或比第一群组支柱的支柱较小程度地从下伏存储器单元串的中心水平偏移的第二群组支柱。形成相邻于(例如，邻近于)额外狭槽的支柱以使其从下伏存储器单元串的中心水平偏移可促进额外狭槽的增加的宽度，这可促进额外导电结构形成的改进均匀性。
29.微电子装置可通过形成包含延伸穿过堆叠结构的沟道材料的支柱并在堆叠结构上方形成其它堆叠结构来形成。堆叠结构可包括包含交替绝缘结构及其它绝缘结构的层级。其它堆叠结构可包含交替额外绝缘结构与额外其它绝缘结构的层级。包括沟道材料的支柱可形成在堆叠结构的支柱中的每一者上方，并且与沟道材料电连通。可通过堆叠结构及其它堆叠结构形成狭槽结构，以将微电子装置划分为一或多个块结构。其它绝缘结构可通过狭槽结构被移除并用导电结构替换以形成存储器单元串。额外其它绝缘结构可同时通过狭槽结构移除并用额外导电结构替换以形成选择栅极结构。可通过其它堆叠结构的至少一部分形成额外狭槽结构，以在每一块结构中形成一或多个子块结构。额外狭槽结构可呈现非线性形状，其包含界定其它堆叠结构的支柱的列之间的编织图案一或多个弧形表面。直接相邻于(例如，邻近于)额外狭槽结构的支柱可在远离额外狭槽结构的方向上从下伏存储器单元串水平偏移。在一些实施例中，通过额外狭槽中的一者分离的第二支柱的相邻列的支柱之间的距离可大于未通过额外狭槽结构分离的相邻支柱之间的距离。相邻于(例如，邻近于)额外狭槽结构的支柱之间增加距离可促进具有更大水平尺寸的额外狭槽结构的形成，这可促进额外导电结构的改进形成及呈现改进性质(例如降低的阈值电压)的选择栅极结构(例如，选择栅极漏极(sgd)结构)的形成。
30.图1a到图1p说明根据本公开的实施例的形成微电子装置结构的方法。图1a是根据本公开的实施例的微电子装置结构100的简化部分横截面图。图1b是图1a的微电子装置结构100的俯视图。图1a的横截面沿着图1b的剖面线a-a截取。微电子装置结构100可包含堆叠
结构101，堆叠结构101包含布置在层级102中的绝缘结构104及其它绝缘结构106的竖直(例如，在z方向上)交替序列。层级102中的每一者可个别地包含直接竖直相邻于(例如，邻近)其它绝缘结构106的层阶的绝缘结构104的层阶。堆叠结构101的绝缘结构104在本文中也可称为“绝缘材料”，且堆叠结构101的其它绝缘结构106在本文中也可称为“其它绝缘材料”。
31.在一些实施例中，堆叠结构101的层级102的数目(例如，数量)可在从32个层级102到256个层级102的范围内。在一些实施例中，堆叠结构101包含128个层级102。然而，本公开不如此受限，并且堆叠结构101可包含不同数目个层级102。另外，在一些实施例中，堆叠结构101包括竖直上覆在源极结构103上并包括绝缘结构104及其它绝缘结构106的层级102的第一层面结构，及在第一层面结构上方的第二层面结构，第二层面结构包括绝缘结构104及其它绝缘结构106的层级102。在一些此类实施例中，第一层面结构可通过层面间区与第二层面结构分离。举例来说，堆叠结构101可包括双层面3d nand装置(例如，3d nand快闪存储器装置)。在一些实施例中，堆叠结构101在本文中可称为层面结构或第一层面结构。
32.绝缘结构104的层阶可由例如至少一种介电材料形成且包含至少一种介电材料，例如氧化物材料(例如，二氧化硅(sio2)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛(tio2)、氧化铪(hfo2)，二氧化锆(zro2)、二氧化铪(hfo2)、氧化钽(tao2)、氧化镁(mgo)及氧化铝(al2o3)中的一或多者。在一些实施例中，绝缘结构104由二氧化硅形成且包含二氧化硅。
33.其它绝缘结构106的层阶可由不同于绝缘结构104且关于绝缘结构104呈现蚀刻选择性的绝缘材料形成且包含所述绝缘材料。在一些实施例中，其它绝缘结构106由氮化物材料(例如，氮化硅(si3n4))或氮氧化物材料(例如，氮氧化硅)形成且包含所述氮化物材料或氮氧化物材料。在一些实施例中，其它绝缘结构106包括氮化硅。
34.堆叠结构101可形成在源极结构103(例如，源极板)上方。源极结构103可由例如掺杂有一或多种p型导电性材料(例如，掺杂有至少一个p型掺杂剂的多晶硅，所述p型掺杂剂例如硼、铝及镓中的一或多者)或一或多种n型导电性材料(例如，掺杂有至少一种n型掺杂剂的多晶硅，所述n型掺杂剂例如砷、磷、锑及铋中的一或多者)的半导体材料形成且包含所述半导体材料。尽管图1a已被描述及说明为包含直接在源极结构103上方(例如，在源极结构103上)的堆叠结构101，但本公开不如此受限。在其它实施例中，堆叠结构101上覆在包括绝缘结构104及其它绝缘结构106的额外层级102的层面结构上，所述层面结构通过至少一种介电材料与堆叠结构101分离。
35.介电材料108可位于层级102中的最上一者上方。介电材料108可由电绝缘材料形成且包含电绝缘材料，所述电绝缘材料例如(举例来说)，磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、氟硅酸盐玻璃(fsg)、硼磷硅酸盐玻璃(bpsg)及二氧化硅中的一或多者。在一些实施例中，介电材料108包括与绝缘结构104相同的材料组成。在一些实施例中，介电材料108包括二氧化硅。
36.介电材料108的厚度t1(例如，在z方向上)可在约40纳米(nm)到约80nm的范围内，例如从约40nm到约60nm，或者从约60nm到约80nm。在一些实施例中，厚度t1为约60nm。然而，本公开不如此受限，并且厚度t1可不同于上文描述的厚度。
37.材料的支柱110(例如，单元支柱)可竖直延伸(例如，在z方向)通过堆叠结构101。如本文将描述，支柱110的材料可形成存储器单元(例如，存储器单元串)。支柱110可各自个
别地包括绝缘材料112、水平相邻于绝缘材料112的沟道材料114、水平相邻于沟道材料114的隧道介电材料(也称为“隧穿介电材料”)116，水平相邻于隧道介电材料116的存储器材料118，以及水平相邻于存储器材料118的介电阻挡材料(也称为“电荷阻挡材料”)120。介电阻挡材料120可水平相邻于堆叠结构101的层级102中的一者的其它绝缘结构106的层阶中的一者。沟道材料114可水平插置在绝缘材料112与隧道介电材料116之间；隧道介电材料116可水平插置在沟道材料114与存储器材料118之间；存储器材料118可水平插置在隧道介电材料116与介电阻挡材料120之间；并且介电阻挡材料120可水平插置在存储器材料118与另一绝缘结构106的层阶之间。
38.绝缘材料112可由电绝缘材料形成且包含电绝缘材料，所述电绝缘材料例如(举例来说)，磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、氟硅酸盐玻璃(fsg)、硼磷硅酸盐玻璃(bpsg)、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(si3n4))、氮氧化物(例如，氮氧化硅)、介电碳氮化物材料(例如，碳氮化硅(sicn))、介电羧基氮化物材料(例如，羧基氮化硅(siocn))或其组合。在一些实施例中，绝缘材料112包括二氧化硅。
39.沟道材料114可由半导体材料(至少一种元素半导体材料，例如多晶硅；至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料、gaas、inp、gap、gan、其它半导体材料)及氧化物半导体材料中的一或多者形成且包含所述材料。在一些实施例中，沟道材料114包含非晶硅或多晶硅。在一些实施例中，沟道材料114包括掺杂半导体材料。
40.隧道介电材料116可由介电材料形成且包含介电材料，通过所述介电材料，可在合适电偏压条件下执行电荷隧穿，例如通过热载流子注入或通过福勒-诺得海姆(fowler-nordheim)隧穿诱导的电荷转移。通过非限制性实例的方式，隧道介电材料116可由氧化硅、氮化硅、氮氧化硅、介电金属氧化物(例如氧化铝及氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金及/或其组合中的一或多者形成且包含所述材料。在一些实施例中，隧道介电材料116包括二氧化硅。在其它实施例中，隧道介电材料116包括氮氧化硅。
41.存储器材料118可包括电荷俘获材料或导电材料。存储器材料118可由氮化硅、氮氧化硅、多晶硅(掺杂多晶硅)、导电材料(钨、钼、钽、钛、铂、钌及其合金，或金属硅化物，例如钨硅化物、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)、半导电材料多晶硅或包含至少一种元素半导体元素或至少一种化合物半导体材料的非晶半导体材料、导电纳米颗粒(例如，钌纳米颗粒)、金属点中的一或多者形成且包含所述材料。在一些实施例中，存储器材料118包括氮化硅。
42.介电阻挡材料120可由介电材料形成且包含介电材料，所述介电材料例如(举例来说)氧化物(例如，二氧化硅)、氮化物(氮化硅)及氮氧化物(氮氧化硅)中的一或多者或另一材料。在一些实施例中，介电阻挡材料120包括氮氧化硅。
43.在一些实施例中，隧道介电材料116、存储器材料118及介电阻挡材料120一起可包括经配置以俘获电荷的结构，例如(举例来说)氧化物-氮化物-氧化物(ono)结构。在一些此类实施例中，隧道介电材料116包括二氧化硅，存储器材料118包括氮化硅，且介电阻挡材料120包括二氧化硅。
44.参考图1b，支柱110中的一些可彼此对准(例如，在y方向上)，且支柱110中的其它
者可彼此偏移(例如，在y方向上)。支柱110可以所谓的编织图案(例如，六边形紧密堆积布置)布置，其可促进堆叠结构101中支柱110(以及所得存储器单元串)的增加的密度。支柱110可布置成在第一水平(例如，横向)方向(例如，在x方向上)上延伸的行107及在第二水平方向(例如，在y方向上)上延伸的列109。在一些实施例中，列109中的支柱110可从相邻(例如，相邻)列109中的支柱110横向偏移(例如，在x方向及y方向中的每一者上)。另外，每隔一列109的支柱110可水平对准(例如，在y方向上)。类似地，行107的支柱110可从相邻(例如，相邻)行107中的支柱110水平偏移(例如，在x方向及y方向中的每一者上)。另外，每隔一行107的支柱110可水平对准(例如，在x方向上)。
45.继续参考图1a及图1b，支柱110的尺寸d1(例如，直径)可在从约100nm到约150nm的范围内，例如从约100nm到约110nm，从约110nm到约120nm，从约120nm到约130nm，从约130nm到约140nm，或从约140nm到约150nm。在一些实施例中，尺寸d1约为120nm。然而，本公开不如此受限，并且尺寸d1可不同于所描述的尺寸。
46.参考图1c，在形成支柱110之后，可移除支柱110的一部分以使支柱110相对于介电材料108的最上表面凹入。在一些实施例中，绝缘材料及沟道材料114的一部分可比支柱110的其它组件(例如，隧道介电材料116、存储器材料118、介电阻挡材料120)更低地竖直凹入(例如，在z方向上)。在一些实施例中，移除支柱110的部分可形成支柱110的剩余部分中的至少一些的修圆部分121(也称为“修圆角”)。修圆部分121可呈现弧形形状。在一些实施例中，介电阻挡材料120的部分可保留，留下介电阻挡材料120的修圆部分121。如本文将描述，修圆部分121可促进形成呈现对应修圆部分的沟道区(例如，沟道材料130(图1g))。
47.在一些实施例中，可在凹槽内形成导电材料122以形成所谓的“导电插塞结构”。导电材料122可由多晶硅或另一材料形成且包含多晶硅或另一材料，其经配制以关于介电材料108的材料以及在一些实施例中关于支柱110的材料中的一或多者呈现蚀刻选择性。在一些实施例中，导电材料122由多晶硅形成且包含多晶硅。在一些实施例中，导电材料122电连接到沟道材料114(例如，与沟道材料114电连通)。在一些实施例中，导电材料122包括掺杂多晶硅。在一些实施例中，导电材料122掺杂有一或多种n型掺杂剂，例如(举例来说)磷。在一些实施例中，导电材料122经轻掺杂(例如，以约1
×
10
18
原子/cm3的浓度)。
48.在形成导电材料122之后，微电子装置结构100可暴露于化学机械平坦化(cmp)工艺以从凹槽的外表面(例如，在介电材料108的上表面上)移除导电材料。在一些实施例中，导电材料122暴露于氧化工艺，以在其竖直上(例如，在z方向上)部分处形成修圆部分121。在其它实施例中，导电材料122的上部分包括锐角，并且导电材料122在其竖直下(例如，在z方向上)部分处包含修圆部分121。
49.共同参考图1d及图1e，在形成导电材料122之后，可在堆叠结构101上方形成另一堆叠结构105(例如，上堆叠结构、选择栅漏极(sgd)堆叠结构)(其在本文中也可称为“第二层面结构”)。图1d是沿着图1e的剖面线d-d截取的微电子装置结构100的简化部分横截面图。图1e是说明对应于图1b的方框e的位置的微电子装置结构100的部分的微电子装置结构100的一部分的俯视图。在图1e中，支柱110以虚线说明，以指示其位于微电子装置结构100的上表面之下。
50.参考图1d，另一堆叠结构105可包含在蚀刻停止材料125上方形成的额外绝缘结构104及额外其它绝缘结构106的交替层阶。绝缘结构104及其它绝缘结构106的交替层阶可布
置在层级124中。堆叠结构101与另一堆叠结构105之间的介电材料108可称为层面间区111。另一堆叠结构105可包含在竖直方向上(例如，在z方向上)具有比另一堆叠结构105的其它绝缘结构104更大的厚度的最上绝缘结构129。
51.蚀刻停止材料125可由例如关于绝缘结构104及其它绝缘结构106呈现蚀刻选择性的材料形成且包含所述材料。在一些实施例中，蚀刻停止材料125包括含碳材料(例如，碳氮化硅(sicn))。在一些此类实施例中，在微电子装置结构100的使用及操作期间，蚀刻停止材料125可促进通过靠近蚀刻停止材料125的沟道区的改进电场。在一些实施例中，微电子装置结构100可不包含堆叠结构101与另一堆叠结构105之间的蚀刻停止材料125。在一些此类实施例中，介电材料108可介于堆叠结构101与另一堆叠结构105之间。
52.蚀刻停止材料125的厚度t2可在从约10nm到约30nm的范围内，例如从约10nm到约20nm，或从约20nm到约30nm。在一些实施例中，厚度t2约为20nm。然而，本公开不如此受限，并且厚度t2可不同于所描述的厚度。
53.在形成另一堆叠结构105之后，可穿过另一堆叠结构105到导电材料122形成第一开口126及第二开口127(统称为开口126、127)。在一些实施例中，第一开口126与支柱110偏移(例如，不同心)，且第二开口127与支柱110对准(例如，同心)。在其它实施例中，第二开口127从下伏支柱110的中心水平偏移，但程度小于第一开口126。在一些此类实施例中，第二开口127与下伏支柱110的中心不大体上同心，但是与第一开口126的中心定位到下伏支柱110的中心相比，第二开口127的中心可更靠近下伏支柱110的中心定位。如本文将描述，第一开口126可相邻于(例如，与之邻近定位)将微电子装置结构100的块结构分离成一或多个子块结构的狭槽结构。
54.开口126、127的下部分的尺寸d2(例如，直径)可在从约40nm到约70nm的范围内，例如从约40nm到约50nm、从约50nm到约60nm或从约60nm到约70nm。在一些实施例中，尺寸d2可在从约50nm到约60nm的范围内，例如约55nm。
55.开口126、127的上部分的尺寸d3(例如，直径)可在从约50nm到约80nm的范围内，例如从约50nm到约60nm、从约60nm到约70nm或从约70nm到约80nm。在一些实施例中，尺寸d3为从约55nm到约65nm，例如约60nm。在一些实施例中，尺寸d3大于尺寸d2，并且开口126、127的侧壁相对于源极结构103的主表面呈现锥形(例如，成角度)形状。在一些实施例中，支柱110的尺寸d1约为尺寸d3的两倍大。
56.参考图1e，在一些实施例中，第一开口126布置成列109(例如，在y方向上延伸)，且第二开口127布置成水平相邻于第一开口126的列109的列109。在一些此类实施例中，第一开口126可与第一开口126的同一列109的其它第一开口126水平对准(例如，在x方向上)，且第二开口127可与第二开口127的同一列109的其它第二开口127水平对准(例如，在x方向上)。
57.在形成第一开口126及第二开口127之后，可在第一开口126及第二开口127的表面(例如，侧壁)上方形成第一衬垫材料128。第二衬垫材料131可形成在第一衬垫材料128上方并与第一衬垫材料128接触。第一衬垫材料128可由例如绝缘材料形成且包含绝缘材料，所述绝缘材料例如上文参考绝缘材料112描述的材料中的一或多者。在一些实施例中，第一衬垫材料128包括二氧化硅。在一些实施例中，第二衬垫材料131由多晶硅形成且包含多晶硅。在一些实施例中，在形成第一衬垫材料128及第二衬垫材料131之后，第二衬垫材料131可暴
露于冲压蚀刻以暴露导电材料122的一部分。
58.继续参考图1e，水平相邻(例如，在y方向上，即，将沿其形成狭槽结构的方向)支柱110(及开口126、127)之间的节距p可在从约120nm到约180nm的范围内，例如从约120nm到约140nm，从约140nm到约160nm，或者从约160nm到约180nm。在一些实施例中，节距p为从约140nm到约150nm或从约150nm到约160nm。然而，本公开不如此受限，并且节距p可不同于所描述的节距。
59.继续参考图1e，在移除第二衬垫材料131及第一衬垫材料128的水平延伸部分之后，第一衬垫材料128的竖直下(例如，在z方向上)部分可暴露于蚀刻剂以形成额外修圆部分121。由于第一衬垫材料128的上部分由第二衬垫材料131覆盖，因此其可能不大体上暴露于蚀刻剂。
60.参考图1f，在移除第一衬垫材料128的竖直下部分之后，可移除第二衬垫材料131及导电材料122的一部分。
61.现在参考图1g，沟道材料130可形成在第一衬垫材料128的侧上方，并且通过导电材料122与沟道材料114电连通。沟道材料130可包括上文参考沟道材料114的材料中的一或多者。在一些实施例中，沟道材料130包括与沟道材料114相同的材料组成。在一些实施例中，沟道材料130可与沟道材料114连续。由于沟道材料130可包括与沟道材料114相同的材料组成，且沟道材料130通过导电材料122与沟道材料114电连通，如本文所使用，沟道材料114、导电材料122及沟道材料130可统称为沟道区。
62.在一些实施例中，沟道材料130可不呈现锐角，并且可包括修圆角132。沟道材料130的修圆角132可呈现弧形形状，并且在本文中也可称为“圆弧”角。
63.修圆角132可由例如绝缘材料112及介电阻挡材料120的修圆部分121形成。因此，修圆角132中的一些可对应于沟道材料130与绝缘材料112及介电阻挡材料120中的每一者之间的相应界面。在一些此类实施例中，沟道材料114与绝缘材料112之间的界面可包含修圆角132。另外，沟道材料130与介电阻挡材料120之间的界面可包含修圆角132。另外，沟道材料130的暴露部分可包含修圆角132。
64.修圆角132的形状可促进与沟道材料114及沟道材料130相关联的装置(例如，存储器单元)的改进电性能。举例来说，在微电子装置结构100的使用及操作期间，修圆角132可大幅减少或防止沟道材料130的区(例如，其角)处的电荷积累。另外，修圆角132可促进通过沟道材料114及沟道材料130感应的改进电场。
65.继续参考图1g，在一些实施例中，沟道材料114的厚度t3可与沟道材料130的厚度t4大约相同。在其它实施例中，沟道材料114的厚度t3小于沟道材料130的厚度t4。在又其它实施例中，沟道材料114的厚度t3大于沟道材料130的厚度t4。在一些实施例中，在堆叠结构101与额外堆叠结构105之间(例如，靠近层面间区111)的沟道区(包含沟道材料114、沟道材料130及导电材料122)的厚度可大于在其它部分处的厚度。
66.厚度t3及厚度t4可各自个别地在从约5nm到约15nm的范围内，例如从约5nm到约10nm，或从约10nm到约20nm。厚度t4可在从约10nm到约30nm的范围内，例如从约10nm到约20nm，或从约20nm到约30nm。
67.参考图1h，在形成沟道材料130之后，可在沟道材料130之间的开口126、127的剩余部分内形成绝缘材料134，以从相应第一开口126及第二开口127形成第一上支柱结构135及
第二上支柱结构137。绝缘材料134可竖直上覆在(例如，在z方向上)沟道材料130上，例如沟道材料130在导电材料122上方的水平延伸部分。
68.第一上支柱结构135可从竖直下伏(例如，在z方向上)支柱110的中心水平偏移(例如，在x方向上，在y方向上)。第二上支柱结构137可与竖直下伏(例如，在z方向上)支柱110的中心水平对准(例如，在x方向及y方向中的每一者上)。在一些实施例中，第二上支柱结构137可从竖直下伏支柱110的中心水平偏移，但程度小于第一上支柱结构135从竖直下伏支柱110的水平偏移。
69.绝缘材料134可由上文参考绝缘材料112描述的材料中的一或多者形成且包含所述材料中的一或多者。在一些实施例中，绝缘材料134包括与绝缘材料112大体上相同的材料组成。在一些实施例中，绝缘材料134包含二氧化硅。在一些实施例中，微电子装置结构100在形成绝缘材料134之后暴露于平坦化工艺，例如cmp工艺。
70.现在参考图1i，在形成绝缘材料134之后，绝缘材料134的至少一部分可从上支柱结构135、137内凹入以形成凹槽。凹槽可填充有额外沟道材料以形成沟道材料130的水平延伸部分136。额外沟道材料可包括与沟道材料130相同的材料组成。
71.沟道材料130的水平延伸部分136的厚度(例如，在z方向上)t5可在从约30nm到约50nm的范围内，例如从约30nm到约40nm，或者从约40nm到约50nm。然而，本公开不如此受限，并且厚度t6可不同于所描述的厚度。
72.共同参考图1j及图1k，在形成沟道材料130的水平延伸部分136之后，可穿过另一堆叠结构105及堆叠结构101形成狭槽133。图1j是沿着图1k的截面线j-j截取的微电子装置结构100的简化部分横截面图。狭槽133在本文可称为“替换栅极”狭槽。在一些实施例中，狭槽133暴露源极结构103的至少一部分。
73.参考图1k，微电子装置结构100可包含通过支柱110及上支柱结构135、137的多个列109彼此水平间隔(例如，在x方向上)的狭槽133。微电子装置结构100可被划分为水平相邻(例如，在x方向上)狭槽133之间的块结构140。尽管图1k仅说明一个块结构140，但是将理解，微电子装置结构100可包含若干块结构140。如本文将描述，块结构140可被划分为一或多个子块结构。
74.返回参考图1j，在形成狭槽133之后，作为所谓的“替换栅极”或“栅极最后”工艺的部分，可通过狭槽133移除堆叠结构101的其它绝缘结构106。通过非限制性实例的方式，可通过将其它绝缘结构106暴露于包括磷酸、硫酸、盐酸、硝酸或另一材料中的一或多者的湿蚀刻剂来移除其它绝缘结构106。在一些实施例中，通过将其它绝缘结构106暴露于包括包含磷酸的湿蚀刻剂的所谓的“湿氮化物带”来移除其它绝缘结构106。在一些实施例中，堆叠结构101及另一堆叠结构105的其它绝缘结构106可同时通过狭槽133移除。
75.参考图1l，在移除其它绝缘结构106(图1j)之后，导电结构142可在对应于其它绝缘材料106的位置的位置处在相邻绝缘结构104之间形成以形成包括绝缘结构104及导电结构142的交替层阶的层级144的堆叠结构101以及包括绝缘结构104及额外导电结构145(其可包括与导电结构142相同的材料组成)的交替层阶的层级144的另一堆叠结构105。为清楚起见，另一堆叠结构105的绝缘结构104在此处可称为额外绝缘结构104。堆叠结构101的导电结构142可用作局部字线结构(例如，局部或字线板)。另一堆叠结构105的额外导电结构145可用作选择栅极结构，例如选择栅极漏极(sgd)结构。
76.导电结构142及额外导电结构145可各自个别地由导电材料形成且包含导电材料，所述导电材料例如至少一种导电材料，例如(举例来说)钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化钛铝(tialn)、氧化铱(iro
x
)、氧化钌(ruo
x
)、其合金中的至少一者的材料、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、呈现导电性的其它材料或其组合。在一些实施例中，导电结构142及额外导电结构145包括钨。
77.在一些实施例中，导电结构142可包含围绕导电结构142的导电衬垫材料，例如在导电结构142与绝缘结构104之间。另外，额外导电结构145可包含围绕额外导电结构145的导电衬垫材料，例如在额外导电结构145与绝缘结构104之间。导电衬垫材料可包括例如晶种材料，导电结构142及额外导电结构145可从晶种材料形成。导电衬垫材料可由例如金属(例如，钛、钽)、金属氮化物(例如，氮化钨、氮化钛、氮化钽)或另一材料形成且包含所述材料。在一些实施例中，导电衬垫材料包括氮化钛。
78.导电结构142的形成可形成存储器单元162的串160。串160的存储器单元162可位于支柱110及导电结构142的相交处，并且可个别地包含支柱110中的一者的一部分及导电结构142中的一者的一部分。串160的竖直相邻存储器单元162可通过绝缘结构104的层阶中的一者彼此分离。
79.在形成导电结构142及额外导电结构之后，狭槽133可填充有介电材料146。介电材料146可延伸穿过另一堆叠结构105及堆叠结构101。因此，介电材料146可在物理上分离微电子装置结构100的相邻(例如，邻近)块结构140(图1k)。
80.介电材料146可包括上文参考绝缘材料112描述的材料中的一或多者。在一些实施例中，介电材料146包括与绝缘材料112大体上相同的材料组成。在一些实施例中，介电材料146包括二氧化硅。
81.现在共同参考图1m及图1n，在用介电材料146填充狭槽133之后，可穿过另一堆叠结构105的绝缘结构104与额外导电结构145的交替层阶的层级144形成额外狭槽148。在一些实施例中，通过循序地移除绝缘结构104与额外导电结构145的层级144来形成额外狭槽148。图1m是沿着剖面线m-m截取的图1n的微电子装置结构100的简化部分横截面图。
82.在一些实施例中，额外狭槽148在另一堆叠结构105的层级144中的最下一者内终止。在一些此类实施例中，另一堆叠结构105的最下层级144的额外导电结构145可在块结构140内大体上连续，并且可例如与堆叠结构101的导电结构142连续。通过比较的方式，额外狭槽148可将另一堆叠结构105的层级144(除最下层级144外)的额外导电结构145分割成不同部分，使得额外导电结构145在块结构140内不大体上连续。而是，此类额外导电结构145可由额外狭槽148分割。
83.在一些实施例中，最下额外导电结构145可包括所谓的“虚设”字线结构。在微电子装置结构100的使用及操作中，可向最下额外导电结构145施加电压，其可促进通过水平靠近最下额外导电结构145的沟道材料130且通过层面间区111的改进电流流动。连续最下额外导电结构145可促进靠近在块结构140内的大体上所有第一上支柱结构135及第二上支柱结构137施加电压。另外，在一些实施例中，堆叠结构101的最上导电结构142可包括虚设字线结构。类似地，向最上导电结构142施加电压可促进通过靠近层面间区111的沟道材料130
的改进电流流动。
84.继续参考图1m及图1n，额外狭槽148可在相邻于额外狭槽148的支柱110中的每一者的至少一部分上方(例如，在z方向上)竖直延伸。额外狭槽148可经定大小及成形以促进额外导电结构145的电隔离，并且可与上支柱结构135、137物理间隔。
85.额外狭槽148可呈现所谓的“编织”图案，其中额外狭槽148不由大体上直线(例如，在y方向上延伸)界定。而是，额外狭槽148可经配置以在支柱110及上支柱结构135的相邻列之间延伸，并且可呈现至少部分符合存储器单元162的串160及第一上支柱结构135的布局(例如，形状)的形状。举例来说，额外狭槽148可包含在远离水平相邻(例如，在x方向上)支柱110及上支柱结构137的方向上延伸的峰区165(例如，凸起区)，并可包含水平相邻于(例如，在x方向上)峰区165的对应谷区167(例如，凹陷区)。
86.额外狭槽148可位于第一上支柱结构135之间，第一上支柱结构135与直接在第一上支柱结构135(例如，从第一开口126形成的第一上支柱结构135(图1))下面的存储单元162的对应串160水平偏移(例如，不同心)。通过形成相邻于(例如，邻近于)额外狭槽148的第一上支柱结构135，额外狭槽148可经形成以具有更大水平尺寸，而不会定位得太近或移除上支柱结构135的部分。另外，与常规微电子装置相比，额外狭槽148的编织图案及第一上支柱结构135的水平偏移可促进形成在狭槽133之间具有相对较小水平尺寸的块结构140。举例来说，常规微电子装置的额外狭槽可穿过上支柱结构中的一些(例如，列)形成，从而减少可配合在相邻槽之间的给定水平尺寸内的上支柱结构的总数目。
87.额外狭槽148的上部分的尺寸d4(例如，直径)可在从约20nm到约50nm的范围内，例如从约20nm到约30nm，从约30nm到约40nm或从约40nm到约50nm。在一些实施例中，尺寸d4约为35nm。然而，本公开不如此受限且尺寸d4可不同于所描述的尺寸。在一些实施例中，尺寸d4跨越额外狭槽148的宽度(例如，在x方向上)大体上均匀。因此，即使额外狭槽148呈现具有弧形表面的编织形状，尺寸d4也可大体上均匀。
88.参考图1n，在一些实施例中，额外狭槽148的尺寸d4可大于存储器单元162的水平相邻串160之间的距离。在一些实施例中，额外狭槽148竖直上覆在存储器单元162的下伏串160上并位于存储器单元162的下伏串160的水平边界内。
89.额外狭槽148下部分的尺寸d5(例如直径)可在从约10nm到约40nm的范围内，例如从约10nm到约20nm，从约20nm到约30nm或从约30nm到约40nm。在一些实施例中，尺寸d5约为25nm。然而，本公开不如此受限并且尺寸d5可不同于所描述的尺寸。
90.额外狭槽148的水平边缘与第一上支柱结构135的最近水平边缘之间的尺寸d6(例如，距离)可在从约15nm到约55nm的范围内，例如从约15nm到约25nm，从约25nm到约35nm，从约35nm到约45nm，或从约45nm到约55nm。在一些实施例中，尺寸d6在从约40nm到约45nm的范围内。然而，本公开不如此受限并且尺寸d6可不同于所描述的尺寸。
91.参考图1n，额外狭槽148可将块结构140分割成子块结构150，其各自定义在相邻额外狭槽148之间的水平边界内。
92.现在参考图1o，在形成额外狭槽148之后，额外狭槽148可填充有介电材料152。介电材料152可包括上文参考介电材料146的材料中的一或多者。在一些实施例中，介电材料152包括与介电材料146大体上相同的材料组成。在一些实施例中，介电材料152包括二氧化硅。
93.在额外狭槽148内形成介电材料152之后，可移除位于额外狭槽148外部的介电材料152，例如通过将微电子装置结构100暴露于cmp工艺。可在微电子装置结构100上方形成蚀刻停止材料154。蚀刻停止材料154可包括上文参考蚀刻停止材料125描述的材料中的一或多者。在一些实施例中，蚀刻停止材料154包括与蚀刻停止材料125大体上相同的材料组成。在一些实施例中，蚀刻停止材料154包括含碳材料(例如，碳氮化硅(sicn))。
94.继续参考图1o，可穿过蚀刻停止材料154形成开口156以暴露上支柱结构135的上部分，例如沟道材料130的水平延伸部分136的至少上表面。
95.现在参考图1p，在形成开口156之后，导电触点158可形成在沟道材料130之上并与沟道材料130电连通。导电触点158可电耦合到经配置用于选择性地耦合到存储器单元162的串160的存取线(例如，位线)。
96.导电触点158可包括导电材料，例如上文参考导电结构142描述的材料中的一或多者。在一些实施例中，导电触点158包括与导电结构142大体上相同的材料组成。在一些实施例中，导电触点158包括钨。
97.如上文描述，额外狭槽148及第一上支柱结构135的水平偏移可促进微电子装置结构100的改进操作。举例来说，与常规微电子装置相比，从额外导电结构145形成的选择栅极结构可呈现改进阈值电压性质。另外，由于额外导电结构145是穿过狭槽133(而不是穿过额外狭槽148)形成的，因此与常规微电子装置结构的额外导电结构145相比，额外导电结构145可经形成以呈现改进电性质。此外，由于额外狭槽148是穿过包括额外导电结构145及其它绝缘结构104的层级144的另一堆叠结构105形成的(而不是穿过包括多晶硅或另一牺牲材料的堆叠结构，如在常规微电子装置结构中那样)，因此与常规微电子装置结构相比，额外导电结构145可呈现更少的空隙(例如，钨空隙)，从而导致改进的导电性(及更低电阻)。
98.尽管图1a到图1p已被描述及说明为包含具有特定结构及配置的存储器单元162，但本公开不如此受限。在一些实施例中，存储器单元162可包括所谓的“monos”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元162包括所谓的“tanos”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元或所谓的“betanos”(带/势垒工程tanos)存储器单元，其中的每一者是monos存储器单元的子集。在其它实施例中，存储器单元162包括所谓的“浮动栅极”存储器单元，其包含作为电荷存储结构的浮动栅极(例如，金属浮动栅极)。浮动栅极可水平介于串160的中央结构与导电结构142之间。
99.在一些实施例中，通过导电材料122将沟道材料114电连接到沟道材料130可促进微电子装置结构100的改进性能。举例来说，可通过导电材料122增强沟道材料114与沟道材料130之间的电流流动，因为电流可沿若干路径流动通过沟道材料114与沟道材料130之间的导电材料122(归因于导电材料122的大小及形状)。另外，可控制导电材料122内的掺杂剂浓度以促进沟道材料114与沟道材料130之间的改进电流流动。
100.图2说明包含微电子装置结构200的微电子装置201(例如，存储器装置，例如双层面3d nand快闪存储器装置)的一部分的部分剖视透视图。微电子装置结构200可大体上类似于在先前参考图1p描述的处理阶段之后的微电子装置结构100。如在图2中展示，微电子装置结构200可包含楼梯结构220，其界定用于将存取线206连接到导电层级205(例如，导电层、导电板，例如导电结构142(图1p))的接触区。微电子装置结构200可包含彼此串联耦合的存储器单元203(例如，存储器单元162(图1p))的竖直串207(例如，串160(图1p))。竖直串
207可竖直地(例如，在z方向上)并正交于导电线及层级205延伸，例如数据线202、源极层级204(例如，源极结构103(图1p))、导电层级205、存取线206、第一选择栅极208(例如，上选择栅极、漏极选择栅极(sgd)，例如另一堆叠结构105(图1p)的额外导电结构145(图1n)、选择线209及第二选择栅极210(例如，下选择栅极、源极选择栅极(sgs))。选择栅极208可水平划分(例如，在y方向上)为多个块232(例如，块结构140(图1n))，其通过狭槽230彼此水平分离(例如，在y方向上)(例如，形成在替换栅极狭槽133(图1m、图1n)内的介电材料146(图1m、图1n)及额外狭槽148(图1p)的介电材料152(图1p))。如上文参考微电子装置结构100描述，相对于第一上支柱结构135(图1p)及导电触点158(图1p)的额外狭槽148的大小、形状及定向可促进形成呈现相对改进性质的第一选择栅极208。
101.竖直导电触点211可将组件彼此电耦合，如所展示。举例来说，选择线209可电耦合到第一选择栅极208，且存取线206可电耦合到导电层级205。微电子装置201还可包含在存储器阵列下方的控制单元212，其可包含经配置以控制微电子装置201的其它特征(例如，存储器单元203的串207)的各种操作的控制逻辑装置。通过非限制性实例的方式，控制单元212可包含电荷泵(例如，v
ccp
电荷泵、v
negwl
电荷泵、dvc2电荷泵)中的一或多者(例如，每一者)、延迟锁定环路(dll)电路系统(例如，环形振荡器)、v
dd
调节器、驱动器(例如，串驱动器)、解码器(例如，本地层面解码器、列解码器、行解码器)、感测放大器(例如，均衡(eq)放大器、隔离(iso)放大器、nmos感测放大器(nsa)、pmos感测放大器(psa))、修复电路系统(例如，列修复电路系统、行修复电路系统)、i/o装置(例如，本地i/o装置)、存储器测试装置、mux、错误检查及校正(ecc)装置、自刷新/磨损均衡装置及其它芯片/层面控制电路系统。举例来说，控制单元212可电耦合到数据线202、源极层级204、存取线206、第一选择栅极208及第二选择栅极210。在一些实施例中，控制单元212包含cmos(互补金属氧化物半导体)电路系统。在此类实施例中，控制单元212可特性化为具有“阵列下方的cmos”(“cua”)配置。
102.第一选择栅极208可在第一方向上(例如，在x方向上)水平延伸，并且可在竖直串207的第一端(例如，上端)处耦合到存储器单元203的相应第一群组的竖直串207。第二选择栅极210可以大体上平面配置形成，并且可在存储器单元203的竖直串207的第二相对端(例如，下端)处耦合到竖直串207。
103.数据线202(例如，位线)可在第二方向(例如，在y方向上)上水平延伸，所述第二方向与第一选择栅极208沿其延伸的第一方向成一定角度(例如，垂直)。数据线202可在竖直串207的第一端(例如，上端)处耦合到相应第二群组的竖直串207。耦合到相应第一选择栅极208的第一群组的竖直串207可与耦合到相应数据线202的第二群组的竖直串207共享特定竖直串207。因此，可在特定第一选择栅极208及特定数据线202的相交处选择特定竖直串207。因此，第一选择栅极208可用于选择存储器单元203的串207中的存储器单元203。
104.导电层级205(例如，字线板，例如导电结构142(图1p))可在相应水平面中延伸。导电层级205可竖直堆叠，使得每一导电层级205耦合到存储器单元203的所有竖直串207，并且存储器单元203的竖直串207竖直延伸穿过导电层级205的堆叠。导电层级205可耦合到或可形成与导电层级205耦合的存储器单元203的控制栅极。每一导电层级205可耦合到存储器单元203的特定竖直串207的一个存储器单元203。
105.第一选择栅极208及第二选择栅极210可操作以选择特定数据线202与源极层级204之间的存储器单元203的特定竖直串207。因此，可通过操作(例如，通过选择)耦合到特
定存储器单元203的适当第一选择栅极208、第二选择栅极210及导电层级205来选择特定存储器单元203并将其电耦合到数据线202。
106.楼梯结构220可经配置以通过竖直导电触点211在存取线206与层级205之间提供电连接。换句话说，可经由与相应竖直导电触点211电连通的存取线206选择层级205的特定层阶，相应竖直导电触点211与特定层级205电连通。
107.数据线202可通过导电触点结构234(例如，导电触点(图1p))电耦合到竖直串207。
108.因此，根据本公开的一些实施例，一种微电子装置包括堆叠结构，其包括布置在层级中的导电结构与绝缘结构的竖直交替序列，所述堆叠结构被划分为通过狭槽结构彼此分离的块结构；存储器单元串，其竖直延伸穿过所述堆叠结构的所述块结构，所述存储器单元串个别地包括竖直延伸穿过所述堆叠结构的沟道材料；额外堆叠结构，其竖直上覆在所述堆叠结构上且包括布置在额外层级中的额外导电结构及额外绝缘结构的竖直序列；第一支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上，所述第一支柱中的每一者从对应存储器单元串的中心水平偏移；第二支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上；及额外狭槽结构，其包括介电材料，所述介电材料延伸穿过所述额外堆叠结构的至少一部分且将所述块结构中的每一者细分为子块结构，所述额外狭槽结构水平相邻于所述第一支柱。
109.因此，根据本公开的额外实施例，一种微电子装置包括：存储器单元串，其延伸穿过包括交替导电结构与绝缘结构的层级的第一堆叠结构，所述存储器单元串包括竖直延伸穿过所述第一堆叠结构的至少介电材料及沟道材料；第二堆叠结构，其竖直上覆在所述第一堆叠结构上；第一支柱，其延伸穿过所述第二堆叠结构且竖直上覆在所述存储器单元串中的第一者上，所述第一支柱从所述存储器单元串中的所述第一者的中心水平偏移；及第二支柱，其延伸穿过所述第二堆叠结构且竖直上覆在所述存储器单元串中的第二者上，所述第二支柱与所述存储器单元串中的所述第二者的中心水平对准。
110.因此，根据本公开的进一步实施例，一种形成微电子装置的方法包括：形成包括绝缘结构及其它绝缘结构的交替层阶的第一堆叠结构；形成包括延伸穿过所述第一堆叠结构的沟道材料的存储器单元串；形成第二堆叠结构，所述第二堆叠结构包括在所述第一堆叠结构上方的额外绝缘结构与额外其它绝缘结构的交替层阶；形成延伸穿过所述第二堆叠结构并在所述存储器单元串中的一些上方的第一支柱，所述第一支柱中的每一者的中心从对应存储器单元串的中心偏移；形成延伸穿过所述堆叠结构并在所述存储器单元串中的其它者上方的第二支柱，所述第二支柱中的所述每一者的中心与对应存储器单元串的中心大体上水平对准；及在相邻第一支柱之间形成狭槽结构，所述狭槽结构呈现非线性形状。
111.包含微电子装置(例如，微电子装置201)的微电子装置及包含呈现编织图案的额外狭槽148的微电子装置结构(例如，微电子装置结构100、200)可在本公开的电子系统的实施例中使用。举例来说，图3是根据本公开的实施例的电子系统303的框图。电子系统303可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、wi-fi或启用蜂窝的平板计算机，例如(举例来说)或平板计算机、电子书、导航装置等。电子系统303包含至少一个存储器装置305。存储器装置305可包含例如本文先前描述的微电子装置结构(例如，微电子装置结构100、200)或先前参考图1a到图1p及图2描述的微电子装置(例如，微电子装置
201)的实施例，其包含额外狭槽148及第一上支柱结构135及第二上支柱结构137。
112.电子系统303可进一步包含至少一个电子信号处理器装置307(通常称为“微处理器”)。电子信号处理器装置307可任选地包含在本文先前描述的微电子装置或微电子装置结构的实施例(例如，先前参考图1a到图1p及图2描述的微电子装置201或微电子装置结构100、200中的一或多者)。电子系统303可进一步包含用于由用户将信息输入到电子系统303中的一或多个输入装置309，例如(举例来说)，鼠标或其它定点装置、键盘、触摸板、按钮或控制面板。电子系统303可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置311，例如，监测器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置309及输出装置311可包括单个触摸屏装置，其既可用以向电子系统303输入信息，也可用于向用户输出视觉信息。输入装置309及输出装置311可与存储器装置305及电子信号处理器装置307中的一或多者电通信。
113.参考图4，描绘的是基于处理器的系统400。基于处理器的系统400可包含根据本公开的实施例制造的各种微电子装置及微电子装置结构(例如，包含微电子装置201或微电子装置结构100、200中的一或多者的微电子装置及微电子装置结构)。基于处理器的系统400可为各种类型中的任一者，例如计算机、寻呼机、蜂窝电话、个人组织器、控制电路或其它电子装置。基于处理器的系统400可包含一或多个处理器402，例如微处理器，以控制基于处理器的系统400中的系统功能及请求的处理。处理器402及基于处理器的系统400的其它子组件可包含根据本公开的实施例制造的微电子装置及微电子装置结构(例如，包含微电子装置201或微电子装置结构100、200中的一或多者的微电子装置及微电子装置结构)。
114.基于处理器的系统400可包含与处理器402可操作通信的电力供应器404。举例来说，如果基于处理器的系统400是便携式系统，那么电力供应器404可包含燃料电池、电力收集装置、永久蓄电池、可更换蓄电池及可再充电蓄电池中的一或多者。电力供应器404还可包含ac适配器；因此，举例来说，基于处理器的系统400可插入壁式插座中。举例来说，电力供应器404还可包含dc适配器，使得基于处理器的系统400可插入交通工具点烟器或交通工具电力端口中。
115.取决于基于处理器的系统400执行的功能，各种其它装置可耦合到处理器402。举例来说，用户接口406可耦合到处理器402。用户接口406可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字化仪及尖笔、触摸屏、语音辨识系统、麦克风或其组合。显示器408也可耦合到处理器402。显示器408可包含lcd显示器、sed显示器、crt显示器、dlp显示器、等离子体显示器、oled显示器、led显示器、三维投影、音频显示器或其组合。此外，rf子系统/基带处理器410也可耦合到处理器402。rf子系统/基带处理器410可包含耦合到rf接收机及rf发射器(未展示)的天线。通信端口412或多于一个通信端口412也可耦合到处理器402。举例来说，通信端口412可适于耦合到一或多个外围装置414，例如调制解调器、打印机、计算机、扫描仪或相机，或者耦合到网络，例如局域网、远程区域网络、内联网或因特网。
116.处理器402可通过实施存储在存储器中的软件程序来控制基于处理器的系统400。举例来说，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器402以存储各种程序及促进各种程序的执行。举例来说，处理器402可耦合到系统存储器416，系统存储器416可包含自旋转矩转移磁随机存取存储器(stt-mram)、磁随机存取存储器(mram)、动态随机存取存储器(dram)、静态
随机存取存储器(sram)、赛道存储器及其它已知存储器类型中的一或多者。系统存储器416可包含易失性存储器、非易失性存储器或其组合。系统存储器416通常较大，使得其能够存储动态加载的应用程序及数据。在一些实施例中，系统存储器416可包含半导体装置，例如上文描述的微电子装置及微电子装置结构(例如，微电子装置201及微电子装置结构100、200)，或其组合。
117.处理器402还可耦合到非易失性存储器418，这并不意味着系统存储器416必然是易失性的。非易失性存储器418可包含stt-mram、mram、例如eprom、电阻只读存储器(rrom)的只读存储器(rom)、及将与系统存储器416一起使用的快闪存储器中的一或多者。非易失性存储器418的大小通常被选择为刚好足够大以存储任何必要操作系统、应用程序及固定数据。另外，举例来说，非易失性存储器418可包含例如磁盘驱动器存储器的高容量存储器，例如包含电阻存储器的混合驱动器或其它类型的非易失性固态存储器。非易失性存储器418可包含微电子装置，例如上文描述的微电子装置及微电子装置结构(例如，微电子装置201及微电子装置结构100、200)，或其组合。
118.因此，根据本公开的实施例，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括至少一个微电子装置。所述至少一个微电子装置包括：存储器单元串，其延伸穿过包括绝缘结构及导电结构的交替层阶的堆叠结构；支柱，其在包括额外绝缘结构及额外导电结构的交替层阶的额外堆叠结构内；沟道区，其延伸穿过所述堆叠结构及所述存储器单元串，与在所述沟道区的其它部分处相比，所述沟道区在所述堆叠结构与所述额外堆叠结构之间具有更大厚度；及狭槽结构，其至少部分延伸穿过所述堆叠结构，所述狭槽结构个别地呈现非线性形状。
119.下面阐述本公开的额外非限制性实例实施例。
120.实施例1：一种微电子装置，其包括堆叠结构，其包括布置在层级中的导电结构与绝缘结构的竖直交替序列，所述堆叠结构被划分为通过狭槽结构彼此分离的块结构；存储器单元串，其竖直延伸穿过所述堆叠结构的所述块结构，所述存储器单元串个别地包括竖直延伸穿过所述堆叠结构的沟道材料；额外堆叠结构，其竖直上覆在所述堆叠结构上且包括布置在额外层级中的额外导电结构及额外绝缘结构的竖直序列；第一支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上，所述第一支柱中的每一者从对应存储器单元串的中心水平偏移；第二支柱，其延伸穿过所述额外堆叠结构且竖直上覆在所述存储器单元串上；及额外狭槽结构，其包括介电材料，所述介电材料延伸穿过所述额外堆叠结构的至少一部分且将所述块结构中的每一者细分为子块结构，所述额外狭槽结构水平相邻于所述第一支柱。
121.实施例2：根据实施例1所述的微电子装置，其中所述额外槽结构中的每一者的至少一部分位于竖直下伏于所述第一支柱下的所述存储器单元串的水平边界内。
122.实施例3：根据实施例1或实施例2所述的微电子装置，其中彼此水平邻接的所述额外槽结构中的两者或更多者通过所述第一支柱的至少一个列及所述第二柱的至少一个列间隔。
123.实施例4：根据实施例1到3中任一实施例所述的微电子装置，其中所述额外槽结构至少通过所述第一支柱与所述第二支柱间隔。
124.实施例5：根据实施例1到4中任一实施例所述的微电子装置，其进一步包括另一沟道材料，所述沟道材料竖直延伸穿过所述额外堆叠结构并与所述沟道材料电连通。
125.实施例6：根据实施例5所述的微电子装置，其中所述沟道材料通过导电材料电耦合到所述额外沟道材料。
126.实施例7：根据实施例1到6中任一实施例所述的微电子装置，其中所述沟道材料包括弧形表面。
127.实施例8：根据实施例1到7中任一实施例所述的微电子装置，其中所述额外槽结构分离所述第一支柱的列。
128.实施例9：根据实施例1到8中任一实施例所述的微电子装置，其中彼此水平邻接的所述第一支柱中的两者或更多者之间的水平距离大于彼此水平邻接的所述第二支柱中的两者或更多者之间的水平距离。
129.实施例10：根据实施例1到9中任一实施例所述的微电子装置，其中所述第一支柱中的一者与邻接所述第一支柱中的所述一者的所述第二支柱中的一者之间的水平距离小于所述第二支柱中的所述一者与邻接所述第二支柱中的所述一者的所述第二支柱中的额外一者之间的水平距离。
130.实施例11：根据实施例1到10中任一实施例所述的微电子装置，其中所述块结构中的每一者包括在彼此水平邻接的两个或更多个额外槽结构之间的所述第一支柱的两个列及所述第二支柱的两个列。
131.实施例12：一种形成微电子装置的方法，所述方法包括：形成包括绝缘结构及其它绝缘结构的交替层阶的第一堆叠结构；形成包括延伸穿过所述第一堆叠结构的沟道材料的存储器单元串；形成第二堆叠结构，所述第二堆叠结构包括在所述第一堆叠结构上方的额外绝缘结构与额外其它绝缘结构的交替层阶；形成延伸穿过所述第二堆叠结构并在所述存储器单元串中的一些上方的第一支柱，所述第一支柱中的每一者的中心从对应存储器单元串的中心偏移；形成延伸穿过所述堆叠结构并在所述存储器单元串中的其它者上方的第二支柱，所述第二支柱中的所述每一者的中心与对应存储器单元串的中心大体上水平对准；及在相邻第一支柱之间形成狭槽结构，所述狭槽结构呈现非线性形状。
132.实施例13：根据实施例12所述的方法，其进一步包括穿过所述第一支柱形成额外沟道材料，所述额外沟道材料与所述存储器单元串的所述沟道材料电连通以形成包含所述沟道材料及所述额外沟道材料的沟道区。
133.实施例14：根据实施例13所述的方法，其中形成沟道区包括形成导电材料，所述导电材料包括将所述沟道材料电连接到所述额外沟道材料的掺杂多晶硅。
134.实施例15：根据实施例12到14中任一实施例所述的方法，其中形成狭槽结构包括形成狭槽结构，所述狭槽结构包括大体上均匀水平宽度，所述狭槽结构的侧包括弧形表面。
135.实施例16：根据实施例12到15中任一实施例所述的方法，其中形成插狭槽结构包括形成所述插狭槽结构的至少一部分以竖直上覆在所述存储器单元串中的一些的至少一部分上。
136.实施例17：根据实施例12到16中任一实施例所述的方法，其中形成狭槽结构包括形成所述狭槽结构以至少通过所述第一支柱与所述第二支柱分离。
137.实施例18：根据实施例12到17中任一实施例所述的方法，其中形成第二支柱包括
在所述第一支柱中的一者与所述第二支柱中的额外一者之间形成所述第二支柱中的一者，所述第二支柱中的所述一者与所述第一支柱中的所述一者之间的距离小于所述第二支柱中的所述一者与所述第二支柱中的所述额外一者之间的距离。
138.实施例19：一种微电子装置，其包括：存储器单元串，其延伸穿过包括交替导电结构与绝缘结构的层级的第一堆叠结构，所述存储器单元串包括竖直延伸穿过所述第一堆叠结构的至少介电材料及沟道材料；第二堆叠结构，其竖直上覆在所述第一堆叠结构上；第一支柱，其延伸穿过所述第二堆叠结构且竖直上覆在所述存储器单元串中的第一者上，所述第一支柱从所述存储器单元串中的所述第一者的中心水平偏移；及第二支柱，其延伸穿过所述第二堆叠结构且竖直上覆在所述存储器单元串中的第二者上，所述第二支柱与所述存储器单元串中的所述第二者的中心水平对准。
139.实施例20：根据实施例19所述的微电子装置，其进一步包括水平相邻于所述第一支柱的狭槽结构。
140.实施例21：根据实施例20所述的微电子装置，其中所述狭槽结构包括弧形形状。
141.实施例22：根据实施例20或实施例21所述的微电子装置，其中所述狭槽结构与所述第二支柱间隔至少达所述第一支柱的水平尺寸。
142.实施例23：根据实施例20到22中任一实施例所述的微电子装置，其中所述狭槽结构在所述第一支柱与竖直上覆在所述存储器单元串中的第三者上的第三支柱之间延伸，所述第三支柱从所述存储器单元串中的所述第三者的中心水平偏移。
143.实施例24：根据实施例20到23中任一实施例所述的微电子装置，其中所述狭槽结构包括水平尺寸，所述水平尺寸大于所述存储器单元串中的所述第一者与所述存储器单元串中的所述第二者之间的水平距离。
144.实施例25：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括至少一个微电子装置结构，所述至少一个微电子装置结构包括：存储器单元串，其延伸穿过包括绝缘结构及导电结构的交替层阶的堆叠结构；支柱，其在包括额外绝缘结构及额外导电结构的交替层阶的额外堆叠结构内；沟道区，其延伸穿过所述堆叠结构及所述存储器单元串，与在所述沟道区的其它部分处相比，所述沟道区在所述堆叠结构与所述额外堆叠结构之间具有更大厚度；及狭槽结构，其至少部分延伸穿过所述堆叠结构，所述狭槽结构个别地呈现非线性形状。
145.尽管已经结合图式描述某些说明性实施例，但所属领域的一般技术人员将认识并了解，由本公开涵盖的实施例不限于本文明确展示及描述的那些实施例。而是，可在不背离由本公开涵盖的实施例的范围的情况下对本文描述的实施例进行许多添加、删除及修改，例如下文主张的那些，包含合法等效物。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍然被涵盖在本公开的范围内。