半导体结构的制备方法及半导体结构与流程

1.本公开涉及半导体领域，尤其涉及一种半导体结构的制备方法及半导体结构。


背景技术：

2.在半导体领域，漏电一直是降低处理器良品率、阻碍性能提升和减少功耗的重要因素。而随着晶体管制程的缩小，处理器核心面积会减少，导致单位面积的能量密度大幅增高，漏电问题将更加凸显，如果不能很好解决，功耗反而会随之增大。而传统的二氧化硅栅极介电质的工艺已遇到瓶颈，因此为了能够很好的解决漏电问题，采用一种新的高k金属栅极结构(hkmg)。相比传统工艺，hkmg可使漏电显著减少，同时功耗也能得到很好的控制，使得晶体管密度显著提升，同时还能提供更高的性能和更低的功耗。


技术实现要素：

3.本公开提供一种半导体结构的制备方法及半导体结构。
4.本公开提供了一种半导体结构的制备方法，包括：提供一衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；所述隔离结构的部分表面形成第一凸起；在所述第一区域上形成第一栅介质层，去除所述第一凸起，在所述第二区域上形成第二栅介质层；在所述第一栅介质层形成第一栅极；在所述第二栅介质层形成第二栅极。
5.在一些公开实施例中，包括：所述第一区域和第二区域表面形成第一硬掩膜层；在所述衬底表面形成第一掩膜层，所述第一掩膜层覆盖第一区域和部分所述隔离结构；以所述第一掩膜层为掩膜刻蚀所述隔离结构和第一硬掩膜层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层和第一硬掩膜层。
6.在一些公开实施例中，所述第一区域和第二区域表面形成第三栅介质层，所述第三栅介质层位于所述第一硬掩膜层下方。
7.在一些公开实施例中，以所述第一掩膜层为掩膜刻蚀所述隔离结构、第一硬掩膜层和第三栅介质层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层、第一硬掩膜层和第三栅介质层。
8.在一些公开实施例中，所述隔离结构的部分表面形成第一凸起之后，在所述第一区域、第一凸起和第二区域表面形成第二初始栅介质层；在所述第二初始栅介质层上方形成第二掩膜层，所述第二掩膜层覆盖所述第二区域和部分所述隔离结构，暴露所述第一凸起和第一区域；以所述第二掩膜层刻蚀所述第二初始栅介质层，形成第二栅介质层，所述第二栅介质层覆盖所述第二区域表面。
9.在一些公开实施例中，以所述第二掩膜层为掩膜刻蚀所述第一区域的所述第二初始栅介质层和所述第一凸起，去除所述第一区域上的第二初始栅介质层和第一凸起。
10.在一些公开实施例中，在所述第一区域上形成第一栅介质层包括，通过外延生长工艺形成所述第一栅介质层。
11.在一些公开实施例中，所述第一栅介质层采用的材料包括应变材料。
12.在一些公开实施例中，所述第一栅极和/或所述第二栅极包括：第二硬掩模层、金属层、缓冲层、及高介电常数层。
13.在一些公开实施例中，去除所述第一掩膜层采用干法刻蚀工艺。
14.在一些公开实施例中，所述隔离结构采用的材料包括sio2和/或sion。
15.在一些公开实施例中，所述第二栅介质层采用的材料包括氧化物材料。
16.在一些公开实施例中，所述形成第一栅介质层之前还包括预清洁步骤。
17.在一些公开实施例中，所述第一栅介质层与所述第二栅介质层的高度齐平。
18.本公开还提供了一种半导体结构，包括：衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；第一栅介质层，所述第一栅介质层位于所述第一区域上方；第二栅介质层，所述第二栅介质层位于所述第二区域上方；第一栅极，所述第一栅极位于所述第一栅介质层表面；第二栅极，所述第二栅极位于所述第二栅介质层表面。
19.在一些公开实施例中，所述第一栅极和/或所述第二栅极包括：第二硬掩模层、金属层、缓冲层、及高介电常数层。
20.在一些公开实施例中，所述第一栅介质层与所述第二栅介质层的高度齐平。
21.在一些公开实施例中，所述第一栅介质层采用的材料包括应变材料。
22.在一些公开实施例中，所述隔离结构采用的材料包括sio2和/或sion。
23.在一些公开实施例中，所述第二栅介质层采用的材料包括氧化物材料。
24.本公开通过一种半导体结构的制备方法及半导体结构，有效的改善了半导体结构制备过程中隔离结构的过度刻蚀现象，以及引发晶体管待机漏电的技术问题。
附图说明
25.为了更清楚地说明本公开具体实施方式的技术方案，下面将对本公开具体实施方式中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本公开的一些具体实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.附图1所示为本公开一种具体实施方式所述的半导体结构的制备方法步骤图。
27.附图2a-2d所示为附图1中步骤s10-s13的工艺示意图。
28.附图3所示为本公开所述第一凸起的形成方法方法步骤图。
29.附图4a-4d所示为附图3中步骤s31-s34的工艺示意图。
30.附图5所示为本公开所述第一栅介质层和第二栅介质层的形成方法步骤图。
31.附图6a-6e所示为附图5中步骤s51-s55的工艺示意图。
具体实施方式
32.下面将结合本公开具体实施方式中的附图，对本公开具体实施方式中的技术方案进行清楚、完整地描述，显然，所描述的具体实施方式仅仅是本公开一部分具体实施方式，而不是全部的具体实施方式。基于本公开中的具体实施方式，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他具体实施方式，都属于本公开保护的范围。
33.为了改善半导体结构制备过程中隔离结构和衬底的过度刻蚀现象，以及引发晶体管漏电的技术问题，本公开具体实施方式提供一种半导体结构的制备方法及半导体结构。
34.附图1所示为本公开一种具体实施方式所述的半导体结构的制备方法步骤图。
35.所述半导体结构的制备方法包括：步骤s10，提供一衬底20，所述衬底20包括第一区域201、第二区域202和隔离结构203，所述隔离结构203位于所述第一区域201和第二区域202之间；步骤s11，所述隔离结构203的部分表面形成第一凸起207；步骤s12，在所述第一区域201上形成第一栅介质层211，去除所述第一凸起207，在所述第二区域202上形成第二栅介质层212；步骤s13，在所述第一栅介质层211形成第一栅极220；在所述第二栅介质层212形成第二栅极230。
36.附图2a-2d所示为附图1中步骤s10-s13的工艺示意图。下面参考附图2a-2d所示，对本公开一种具体实施方式所述的半导体结构的制备方法步骤做详细说明。
37.请参阅附图2a和附图1所示，步骤s10，提供一衬底20，所述衬底20包括第一区域201、第二区域202和隔离结构203，所述隔离结构203位于所述第一区域201和第二区域202之间。进一步，所述第一区域201和第二区域202表面设置有第一硬掩膜层205，所述第一硬掩膜层205的设置步骤将在后续进行详细说明。
38.在本公开的一种具体实施方式中，所述衬底20的材料可为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物等。在本实施例中，所述衬底20的材料为单晶硅(si)。
39.进一步，所述隔离结构203采用的材料包括sio2和/或sion，具有形成晶体管的隔离区域，划分p阱和n阱等作用。在本公开的一种具体实施方式中所述第一区域201用于形成p型场效应晶体管，所述第二区域202用于形成n型场效应晶体管。在本公开的其他具体实施方式中，也可以是所述第一区域201用于形成n型场效应晶体管，所述第二区域202用于形成p型场效应晶体管。可选的，在所述第一区域201和第二区域202表面形成第三栅介质层204。所述第一区域201和第二区域202表面形成第三栅介质层204。所述第三栅介质层204采用的材料包括sio2和/或sion。所述第三栅介质层204环绕所述隔离结构203设置，具有防止衬底20过度刻蚀的作用。进一步，在所述第三栅介质层204的表面设置第一硬掩膜层205。
40.请参阅附图2b和附图1所示，步骤s11，所述隔离结构203的部分表面形成第一凸起207。若直接在衬底的表面形成栅介质层，很容易在刻蚀及清洗光刻胶的过程中对隔离结构产生破坏，对衬底过度刻蚀，使得后续形成的晶体管发生漏电。本实施例以所述第一凸起207为台阶，可以在后续形成第一栅介质层的过程中，保护衬底及隔离结构不被过度刻蚀，避免在栅极周围出现沟槽，避免漏电。在本具体实施方式中，通过刻蚀部分隔离结构203，在所述隔离结构203的表面形成台阶，所述台阶即为第一凸起207。可选的，形成第一凸起207后，去除所述第三栅介质层204。
41.在本具体实施方式中，所述第一凸起207在靠近第一区域201的隔离结构203上形成；在本发明的其他具体实施方式中，所述第一凸起207也可在靠近第二区域202的隔离结构203上形成。下面以所述第一凸起207在靠近第一区域201的隔离结构203上形成为例，继续对本具体实施方式进行描述。
42.进一步，本公开列举了一种所述第一凸起207的形成方法。参考附图3所示的步骤
图，所述隔离结构203的部分表面形成第一凸起207进一步包括：步骤s31，所述第一区域201和第二区域202表面形成第一硬掩膜层205；步骤s32，在所述衬底20表面形成第一掩膜层206，所述第一掩膜层206覆盖第一区域201和部分所述隔离结构203；步骤s33，以所述第一掩膜层206为掩膜刻蚀所述隔离结构203和第一硬掩膜层205，在所述隔离结构203的表面形成第一凸起207；步骤s34，去除所述第一掩膜层206和第一硬掩膜层205。
43.附图4a-4d所示为附图3中步骤s31-s33的工艺示意图。参考附图4a-4d所示，对本公开列举的所述第一凸起207的形成方法做详细说明。
44.请参阅附图4a和附图3所示，步骤s31，所述第一区域201和第二区域202表面形成第一硬掩膜层205。在本公开的一种具体实施方式中，所述第一区域201和第二区域202表面形成第三栅介质层204，所述第三栅介质层204位于所述第一硬掩膜层205下方。所述第三栅介质层204采用的材料包括sio2和/或sion。所述第一硬掩膜层205采用的材料选自sin、sicn等硬质材料中的一种或多种，用于在后续的刻蚀步骤中保护衬底20及隔离结构203，在本公开的其他具体实施方式中，所述第一硬掩膜层205也可以采用叠层。
45.请参阅附图4b和附图3所示，步骤s32，在所述衬底20表面形成第一掩膜层206，所述第一掩膜层206覆盖第一区域201和部分所述隔离结构203。在本公开一种具体实施方式中，所述第一掩膜层206为图形化的掩膜层，在后续的刻蚀步骤中作为掩膜版使用。
46.请参阅附图4c和附图3所示，步骤s33，以所述第一掩膜层206为掩膜刻蚀所述隔离结构203和第一硬掩膜层205，在所述隔离结构203的表面形成第一凸起207。在本公开的一种具体实施方式中，以所述第一掩膜层206为掩膜刻蚀所述隔离结构203、第一硬掩膜层205和第三栅介质层204，在所述隔离结构203的表面形成第一凸起207。以所述第一凸起207为台阶，可以在后续形成第一栅介质层的过程中，保护衬底及隔离结构不被过度刻蚀，避免漏电。在本具体实施方式中，通过刻蚀未被所述第一掩膜层206覆盖的隔离结构203和第一硬掩膜层205，在所述隔离结构203的表面形成台阶，所述台阶即为第一凸起207。
47.请参阅附图4d和附图3所示，步骤s34，去除所述第一掩膜层206和第一硬掩膜层205。在本公开的一种具体实施方式中，去除所述第一掩膜层206采用干法刻蚀工艺。采用干法刻蚀工艺，能够精确去除所述第一掩膜层206，避免对其他结构的腐蚀。在本公开的一种具体实施方式中，去除所述第一掩膜层206、第一硬掩膜层205和第三栅介质层204。在此步骤中去除第一硬掩膜层205的同时，所述第一凸起207也被一定程度的刻蚀，但并未对后续步骤中需保留的结构产生刻蚀。
48.上述步骤完成后，即形成附图2b所示的第一凸起207。
49.请继续参阅附图2c和附图1所示，步骤s12，在所述第一区域201上形成第一栅介质层211，去除所述第一凸起207，在所述第二区域202上形成第二栅介质层212。在本公开一具体实施方式中，所述第一栅介质层211位于所述第一区域201上方；所述第二栅介质层212位于所述第二区域202上方。所述第一栅介质层211和第二栅介质层212采用的栅极介电材料包括应变材料、高介电常数材料，以提高击穿电压减小栅极漏电流。所述第一栅介质层211与所述第二栅介质层212的高度齐平。
50.进一步，本公开列举了一种所述第一栅介质层211和第二栅介质层212的形成方法。参考附图5所示的所述第一栅介质层和第二栅介质层的形成方法步骤图，进一步包括：步骤s51，所述隔离结构203的部分表面形成第一凸起207之后，在所述第一区域201、第一凸
起207和第二区域202表面形成第二初始栅介质层208；步骤s52，在所述第二初始栅介质层208上方形成第二掩膜层209，所述第二掩膜层209覆盖所述第二区域202和部分所述隔离结构203，暴露所述第一凸起207和第一区域201；步骤s53，以所述第二掩膜层209刻蚀所述第二初始栅介质层208，形成第二栅介质层212，所述第二栅介质层212覆盖所述第二区域202表面；步骤s54，在所述第一区域201上形成第一栅介质层211；步骤s55，去除所述第二掩膜层。
51.附图6a-6e所示为附图5中步骤s51-s55的工艺示意图。参考附图6a-6e所示，对本公开所述第一栅介质层和第二栅介质层的形成方法的步骤做详细说明。
52.请参阅附图6a和附图5所示，步骤s51，所述隔离结构203的部分表面形成第一凸起207之后，在所述第一区域201、第一凸起207和第二区域202表面形成第二初始栅介质层208。在本公开一种具体实施方式中，所述第二初始栅介质层208采用issg等工艺形成，所述第二初始栅介质层208结构致密，并在后续过程继续形成致密的第二栅介质层212。
53.请参阅附图6b和附图5所示，步骤s52，在所述第二初始栅介质层208上方形成第二掩膜层209，所述第二掩膜层209覆盖所述第二区域202和部分所述隔离结构203，暴露所述第一凸起207和第一区域201。所述第二掩膜层209设置在所述第一掩膜层206未覆盖区域。
54.请参阅附图6c和附图5所示，步骤s53，以所述第二掩膜层209为掩膜刻蚀所述第二初始栅介质层208，形成第二栅介质层212，所述第二栅介质层212覆盖所述第二区域202表面。在本公开的一种具体实施方式中，以所述第二掩膜层209为掩膜刻蚀所述第一区域201的所述第二初始栅介质层208和所述第一凸起207，去除所述第一区域201上的第二初始栅介质层208和第一凸起207。在本公开的一种具体实施方式中，所述第二栅介质层212采用的材料包括氧化物材料。所述第二掩膜层209在刻蚀中作为掩膜版，以便定义出所述第一栅介质层211的形成区域。
55.请参阅附图6d和附图5所示，步骤s54，在所述第一区域201上形成第一栅介质层211。在本具体实施方式中，所述第一栅介质层211覆盖所述第一区域201和部分所述隔离结构203的表面；所述第二栅介质层212覆盖所述第二区域202、部分所述隔离结构203、以及部分衬底20表面。在本公开的其他具体实施方式中，所述第一栅介质层211也可仅覆盖所述第一区域201的表面，所述第二栅介质层212也可仅覆盖所述第二区域202的表面。
56.进一步，在所述第一区域201上形成第一栅介质层211包括，通过外延生长工艺形成所述第一栅介质层211。在本公开的一种具体实施方式中，所述第一栅介质层211采用的材料包括应变材料。
57.所述应变材料包括sige，sige应变材料会在沟道制造方向上产生单轴的压应力，该压应力可以使价带能带发生分裂，重空穴带离开价带顶，轻空穴带占据价带顶，从而减小沟道方向的空穴的电导有效质量，从而可以有效提高pmos的速度。
58.在本公开的其他具体实施方式中，所述应变材料也可以采用c掺杂sige。此外，sige还具有高介电常数材料的特性和优势，具有良好的绝缘性以及更好的场效应特性，能够降低漏电能耗，提高晶体管性能。
59.在本公开的一种具体实施方式中，所述第一栅介质层211与所述第二栅介质层212的高度齐平。在所述第一栅介质层211与所述第二栅介质层212的高度齐平的同时，中间的隔离结构203不被过度刻蚀，能够避免晶体管结构待机漏电。
60.在本公开的一种具体实施方式中，所述形成第一栅介质层211之前还包括预清洁步骤。所述预清洁步骤包括热氧化退火、吹扫等步骤，以清除所述第一栅介质层211表面的微粒及腐蚀剂，以优化第一栅极与所述第一栅介质层211之间的接触。传统的热氧化退火步骤中，很容易出现隔离结构的过度刻蚀现象，甚至在栅极周围刻蚀出现沟槽，本公开引入的第一凸起207，能够在热氧化退火、吹扫等步骤中起到遮挡作用，有效的改善了半导体结构制备过程中隔离结构的过度刻蚀现象，避免在栅极周围出现沟槽。
61.请参阅附图6e和附图5所示，步骤s55，去除所述第二掩膜层209。
62.上述步骤完成后，即得到附图2c所示的包括所述第一栅介质层211和第二栅介质层212的结构。
63.请继续参阅附图2d和附图1所示，步骤s13，在所述第一栅介质层211形成第一栅极220；在所述第二栅介质层212形成第二栅极230。所述第一栅极220包括：第二硬掩模层221、金属层222以及224、缓冲层223、及高介电常数层225；所述第二栅极230包括：第二硬掩模层231、金属层232以及234、缓冲层233、及高介电常数层235。
64.在本公开提供的半导体结构中，可单独采用第一栅极220或第二栅极230，也可同时采用第一栅极220或第二栅极230。若单独采用第一栅极220或第二栅极230，另一栅极可采用其他常见的栅极结构。
65.其中，所述第二硬掩模层221、231的材料可采用sin、所述金属层222、232的材料可采用w，所述金属层224、234的材料可采用la或其他la系金属、所述缓冲层223、233的材料可采用tin、所述高介电常数层225、235的材料可采用hfo。由于所述高介电常数层225、235采用高介电常数材料，所述高介电常数材料即为介电常数大于sio2介电常数的半导体材料，具有良好的绝缘性以及更好的场效应特性，能够降低漏电能耗，提高晶体管性能。
66.上述技术方案涉及的一种半导体结构的制备方法，通过在隔离结构上设置凸起，有效的改善了半导体结构制备过程中隔离结构的过度刻蚀现象，避免在栅极周围出现沟槽，改善了晶体管待机漏电的技术问题。
67.本公开还提供一种半导体结构，如图2d所示，所述半导体结构包括：衬底20，所述衬底20包括第一区域201、第二区域202和隔离结构203，所述隔离结构203位于所述第一区域201和第二区域202之间；第一栅介质层211，所述第一栅介质层211位于所述第一区域201上方；第二栅介质层212，所述第二栅介质层212位于所述第二区域202上方；第一栅极220，所述第一栅极220位于所述第一栅介质层211表面；第二栅极230，所述第二栅极230位于所述第二栅介质层212表面。
68.在本公开的一种具体实施方式中，所述隔离结构采用的材料包括sio2和/或sion。所述第一栅介质层采用的材料包括应变材料；所述第二栅介质层采用的材料包括氧化物材料。所述应变材料包括sige，sige应变材料会在沟道制造方向上产生单轴的压应力，该压应力可以使价带能带发生分裂，重空穴带离开价带顶，轻空穴带占据价带顶，从而减小沟道方向的空穴的电导有效质量，从而可以有效提高pmos的速度。在本公开的其他具体实施方式中，所述应变材料也可以采用c掺杂sige。此外，sige还具有高介电常数材料的特性和优势，具有良好的绝缘性以及更好的场效应特性，能够降低漏电能耗，提高晶体管性能。此外，所述第一栅介质层与所述第二栅介质层的高度齐平。在所述第一栅介质层211与所述第二栅介质层212的高度齐平的同时，中间的隔离结构203不被过度刻蚀，能够避免晶体管结构漏
电。
69.在本公开的一种具体实施方式中，所述第一栅极220包括：第二硬掩模层221、金属层222和以及224、缓冲层223、及高介电常数层225。所述第二栅极230包括：第二硬掩模层231、金属层232以及234、缓冲层233、及高介电常数层235。在本公开提供的半导体结构中，可单独采用第一栅极220或第二栅极230，也可同时采用第一栅极220或第二栅极230。若单独采用第一栅极220或第二栅极230，另一栅极可采用其他常见的栅极结构。
70.其中，所述第二硬掩模层221、231的材料可采用sin、所述金属层222、232的材料可采用w，所述金属层224、234的材料可采用la或其他la系金属、所述缓冲层223、233的材料可采用tin、所述高介电常数层225、235的材料可采用hfo。
71.由于所述高介电常数层225采用高介电常数材料，所述高介电常数材料即为介电常数大于sio2介电常数的半导体材料，具有良好的绝缘性以及更好的场效应特性，能够降低漏电能耗，提高晶体管性能。
72.上述技术方案涉及的一种半导体结构，有效的改善了半导体结构制备过程中隔离结构的过度刻蚀现象，避免在栅极周围出现沟槽，改善了晶体管待机漏电的技术问题。
73.需要说明的是，在本文中，诸如第二和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，有语句“还包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
74.本说明书中的各个具体实施方式均采用相关的方式描述，各个具体实施方式之间相同相似的部分互相参见即可，每个具体实施方式重点说明的都是与其他具体实施方式的不同之处。尤其，对于半导体结构具体实施方式而言，由于其基本相似于半导体结构的制备方法具体实施方式，所以描述的比较简单，相关之处参见半导体结构的制备方法具体实施方式的部分说明即可。
75.以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。