数据驱动器电路的制作方法

1.本公开涉及一种即使当频率和信道数量增加时也能够校正时钟和数据之间的偏差(skew)的数据驱动器电路。


背景技术：

2.显示装置包括被配置为通过像素矩阵显示图像的面板、被配置为驱动面板的选通线的选通驱动器电路、被配置为向面板的数据线提供数据信号的数据驱动器电路、被配置为控制选通驱动器电路和数据驱动器电路的定时控制器等。
3.数据驱动器电路可以针对每个水平时段依次锁存从定时控制器提供的图像数据，将每条水平线的锁存数据片段同时转换为模拟数据信号并且将经转换的数据信号分别输出到面板的数据线。
4.随着显示装置向具有高分辨率发展，需要增加数据驱动器电路的驱动频率和输出信道的数量。
5.然而，当芯片的长度由于输出信道数量的增加而增加时，信道区域中数据路径的长度增加，会导致时钟和数据之间出现偏差问题，从而导致数据采样错误，并且因此在提高频率方面存在限制。


技术实现要素：

6.本公开旨在提供一种即使在频率和信道数量增加时，也能够通过校正时钟和数据之间的偏差来克服频率限制的数据驱动器电路。
7.根据本公开的一个方面，提供了一种数据驱动器电路，其包括：移位寄存器，该移位寄存器被配置为响应于时钟而输出采样信号；第一锁存部，该第一锁存部被配置为响应于采样信号中的每一个对每个信道的数据进行采样和锁存；以及双向去偏差缓冲器部，该双向去偏差缓冲器部被设置在属于移位寄存器的第一信道的级和第二信道的级之间以及属于第一锁存部的第一信道的第一锁存器和第二信道的第一锁存器之间，并且被配置为缓冲从第一信道的级输入的时钟以将缓冲时钟输出到第二信道的级，并且与缓冲时钟同步地缓冲和锁存在由第一信道的第一锁存器锁存的第一信道的数据之后输入的第二信道的数据，以将锁存数据输出到第二信道的第一锁存器。
8.双向去偏差缓冲器部可以包括：时钟缓冲器，该时钟缓冲器被配置为缓冲从移位寄存器的第一信道的级提供的时钟并且将缓冲时钟输出到第二信道的级；以及数据缓冲器部，该数据缓冲器部被配置为与从时钟缓冲器输出的时钟同步地缓冲和锁存通过第一锁存部的第一信道的第一锁存器输入的第二信道的数据，并且将锁存数据输出到第二信道的第一锁存器。
9.构成数据缓冲器部的多个位的数据缓冲器和时钟缓冲器中的每一个可以包括：输入开关部，该输入开关部包括串联连接在第一供应线和第二供应线之间并且被配置为确定输入方向或锁存操作的第一开关和第二开关；输出开关部，该输出开关部包括串联连接在
第一供应线和第二供应线之间并且被配置为确定输出方向或锁存操作的第三开关和第四开关；以及缓冲器部，缓冲器部连接在第一开关和第二开关之间的第一连接节点与第三开关和第四开关之间的第二连接节点之间。
10.移位寄存器和第一锁存部可以被划分为多个信道块，并且双向去偏差缓冲器部可以被设置在多个信道块之间。移位寄存器和第一锁存部的多个信道块以及多个信道块之间的双向去偏差缓冲器部可以依次从非激活状态激活。当第一锁存部锁存多个信道块的所有数据片段时，多个信道块和双向去偏差缓冲器部可以被去激活。
11.数据驱动器电路还可以包括：第二锁存部，该第二锁存部被配置为同时接收和锁存被锁存在第一锁存部中的多个信道的数据片段，并且响应于加载信号输出锁存的数据片段，其中，双向去偏差缓冲器部的时钟缓冲器可以响应于从移位寄存器的第一信道的级接收到的进位信号而被启用，并且可以响应于第二锁存部的加载信号而被禁用，并且双向去偏差缓冲器部的数据缓冲器部可以根据时钟缓冲器的输出而被启用或禁用。
12.时钟缓冲器可以包括：输入开关部，该输入开关部包括串联连接在连接到移位寄存器的第一信道的级的第一时钟供应线和连接到移位寄存器的第二信道的级的第二时钟供应线之间的第1a开关和第2a开关；输出开关部，该输出开关部包括串联连接在第一时钟供应线和第二时钟供应线之间的第3a开关和第4a开关；缓冲器部，该缓冲器部连接在第1a开关和第2a开关之间的第1a连接节点与第3a开关和第4a开关之间的第2a连接节点之间；以及sr锁存电路，该sr锁存电路被配置为接收和锁存从第一信道的级接收的进位信号和加载信号分别作为置位信号和复位信号，并且将置位信号和复位信号输出到缓冲器部。
13.时钟缓冲器的缓冲器部可以包括第1a反相器，该第1a反相器连接到第1a连接节点；以及nand门电路，该nand门电路被配置为接收第1a反相器的输出和sr锁存电路的输出，执行nand门逻辑运算，并且将运算结果输出到第2a连接节点，并且时钟缓冲器的缓冲器部还可以包括第2a反相器，该第2a反相器被配置为接收第2a连接节点的输出，生成数据使能信号，并且将数据使能信号输出到数据缓冲器。
14.构成数据缓冲器部的多个位的数据缓冲器中的每一个可以包括：输入开关部，该输入开关部包括串联连接在连接到经过第一信道的第一锁存器的数据总线的第一数据供应线和连接到第二信道的第一锁存器的第二数据供应线之间的第1b开关和第2b开关；输出开关部，该输出开关部包括串联连接在第一数据供应线和第二数据供应线之间的第3b开关和第4b开关；以及缓冲器部，该缓冲器部包括串联连接在第1b开关和第2b开关之间的第1b连接节点与第3b开关和第4b开关之间的第2b连接节点之间的第1b反相器和第2b反相器。
15.数据驱动器电路可以包括：信道区域，在信道区域中设置有移位寄存器、第一锁存部、双向去偏差缓冲器部、第二锁存部、数模转换器以及输出缓冲器部；输出焊盘区域，该输出焊盘区域被配置为将从信道区域提供的数据信号输出到多个输出信道；输入焊盘区域，该输入焊盘区域被配置为接收传输信号；接收器，该接收器与输入焊盘区域相邻设置，并且被配置为通过输入焊盘区域接收传输信号，并且从所接收的传输信号恢复时钟、数据和控制信号以输出经恢复的时钟、数据和控制信号；以及逻辑控制器，该逻辑控制器与接收器和信道区域相邻设置并且位于接收器和信道区域之间，并且被配置为将从接收器提供的时钟和控制信号发送到信道区域，并且针对每个信道重新排列数据以将数据提供给信道区域。
16.逻辑控制器可以包括分别与信道区域的两个侧表面部分相邻设置的第一逻辑控
制器和第二逻辑控制器，并且信道区域位于其间。接收器可以包括分别与第一逻辑控制器和第二逻辑控制器相邻设置的第一接收器和第二接收器。输入焊盘区域可以包括设置在数据驱动器电路的两个侧表面部分上以分别与第一接收器和第二接收器相邻的第一输入焊盘区域和第二输入焊盘区域。输出焊盘区域可以被设置在输入焊盘区域、接收器、逻辑控制器和信道区域中的每一个的下端部分处。
17.根据本公开的另一方面，提供了一种包括双向去偏差缓冲器部的数据驱动器电路，双向去偏差缓冲器部被设置在属于移位寄存器的第一信道的级和第二信道的级之间以及属于第一锁存部的第一信道的第一锁存器和第二信道的第一锁存器之间，其中，双向去偏差缓冲器部可以包括：时钟缓冲器，该时钟缓冲器被配置为缓冲从第一信道的级输入的时钟并且将缓冲时钟输出到第二信道的级；以及数据缓冲器部，该数据缓冲器部被配置为与从时钟缓冲器输出的时钟同步地缓冲和锁存在由第一信道的第一锁存器锁存的第一信道的数据之后输入的第二信道的数据，并且将锁存的数据输出到第二信道的第一锁存器。
附图说明
18.附图被包括以提供对本公开的进一步理解并且被并入并构成本技术的一部分，示出了本公开的实施方式，并且与说明书一起用于解释本公开的原理。在附图中：
19.图1是示意性地例示根据一个实施方式的显示装置的配置的框图；
20.图2是例示根据一个实施方式的具有数据驱动器集成电路(ic)的显示装置的框图；
21.图3是例示根据一个实施方式的数据驱动器ic的内部配置的框图；
22.图4是例示了根据一个实施方式的数据驱动器ic的布置结构的框图；
23.图5是例示根据一个实施方式的双向去偏差缓冲器的内部配置的等效电路图；
24.图6a和图6b是例示根据一个实施方式的双向去偏差缓冲器的双向缓冲操作的图；
25.图7a和图7b是例示根据一个实施方式的双向去偏差缓冲器(bdb)的双向锁存操作的图；
26.图8是例示根据一个实施方式的具有bdb部件的数据驱动器ic的移位寄存器和锁存部的部分配置的框图；
27.图9是例示根据一个实施方式的时钟缓冲器和数据缓冲器的输入/输出信号的定时图；
28.图10是例示了根据一个实施方式的减少数据驱动ic的功耗的原理的图；
29.图11是例示根据一个实施方式的数据驱动器ic的移位寄存器和锁存部的部分配置的框图；
30.图12是例示根据一个实施方式的数据驱动器ic中处于非活动状态和活动状态的bdb部件的输入/输出信号的定时图；以及
31.图13是例示根据一个实施方式的时钟缓冲器和数据缓冲器的内部配置的等效电路图。
具体实施方式
32.本公开的优点和特征及其实现方法将通过以下结合附图描述的实施方式来阐明。
然而，本公开可以以不同的形式实现并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底和完整的，并且将本公开的范围充分传达给本领域技术人员。此外，本公开仅由权利要求的范围限定。
33.在用于描述本公开的实施方式的附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，并且因此，本公开不限于所例示的细节。在整个说明书中，相同的附图标记指代相同的元件。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地模糊本公开的要点时，将省略详细描述。
34.在使用本说明书中描述的“包含”、“具有”和“包括”的情况下，除非使用“仅～”，否则可以添加另一部件。除非另有说明，否则单数形式的术语可以包括复数形式。
35.在解释元件时，尽管没有明确的描述，但也应将该元件被解释为包括误差范围。
36.在描述位置关系时，例如，当两个部件之间的位置关系被描述为“上”、“上方”、“下”和“邻接”时，除非使用了更具限制性的术语(例如，“仅”或“直接(地)”)，否则一个或更多个其它部件可以设置在这两个部件之间。
37.在描述时间关系时，例如，当时间顺序被描述为例如“之后”、“随后”、“接下来”和“之前”时，除非使用了更具限制性的术语(例如，“刚好”、“立即(地)”或“直接(地)”)，否则可以包括不连续的情况。
38.将理解的是，尽管术语“第一”、“第二”等可以在本文中用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一元件。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
39.在描述本公开的元件时，可以使用术语“第一”、“第二”、“a”、“b”、“(a)”、“(b)”等。这些术语旨在从其它元件中标识出对应元件，并且对应元件的基础、顺序或数量不应受这些术语的限制。一个元件“连接”、“联接”或“粘接”到另一元件或层的表述，除非另有说明，否则该元件或层不仅可以直接连接或粘接到另一个元素或层，而且也可以间接连接或粘接到另一元件或层，并且使一个或更多个中间元件或层“设置”在这些元件或层之间。
40.术语“至少一个”应该被理解为包括相关联的列出元件当中的一个或更多个的任意和所有组合。例如，“第一元件、第二元件和第三元件中的至少一个或更多个”的含义表示从第一元件、第二元件和第三元件中的两个或更多个中举出的所有元件的组合以及第一元件、第二元件或第三元件。
41.本公开的各个实施方式的特征可以部分地或整体地彼此联接或组合，并且可以如本领域技术人员能够充分理解的那样以各种方式彼此互操作并且在技术上被驱动。本公开的实施方式可以相互独立地执行，也可以相互依存地一起执行。
42.在下文中，将参照附图详细描述本公开的示例性实施方式。
43.图1是示意性地例示根据一个实施方式的显示装置的配置的框图，图2是例示根据一个实施方式的具有多个数据驱动器集成电路(ic)的显示装置的图，图3是例示根据一个实施方式的数据驱动器ic的内部配置的框图，并且图4是例示根据一个实施方式的数据驱动器ic的布置结构的框图。
44.根据一个实施方式的显示装置可以是包括液晶显示装置、电致发光显示装置、微型发光二极管(led)显示装置等的各种显示装置中的任意一种。电致发光显示装置可以是
有机发光二极管(oled)显示装置、量子点发光二极管显示装置或无机发光二极管显示装置。
45.参照图1，显示装置可以包括显示面板100、选通驱动器200、数据驱动器300、伽马电压发生器500、定时控制器400等。选通驱动器200和数据驱动器300可以被定义为面板驱动器。选通驱动器200、数据驱动器300和定时控制器400可以被定义为显示驱动器。
46.显示面板100通过其中子像素p以矩阵形式布置的显示区域da来显示图像。子像素p中的每一个是发出红色光的红色子像素、发出绿色光的绿色子像素、发出蓝色光的蓝色子像素和发出白色光的白色子像素中的一个，并且由至少一个薄膜晶体管(tft)独立驱动。单位像素可以由具有不同颜色的两个、三个或四个子像素的组合构成。
47.属于子像素p中的每一个的tft的栅电极通过设置在显示面板100上的选通线连接到选通驱动器200，并且每个tft的源电极和漏电极中任何一个的输入电极通过设置在显示面板100上的数据线连接到数据驱动器300。
48.换句话说，在子像素p中的每一个中，当tft响应于通过对应的选通线从选通驱动器200提供的栅极导通电压(gate-on voltage)的扫描脉冲而导通时，通过经由导通的tft接收从数据驱动器300通过对应的数据线提供的数据信号，与数据信号相对应的像素电压(驱动电压)被充入，并且与充入的电压相对应的光被发射，从而可以表现与数据信号相对应的灰度。
49.显示面板100还可以包括与显示区域完全交叠并且被配置为感测用户的触摸的触摸传感器屏，并且触摸传感器屏可以嵌入在面板100中或者设置在面板100的显示区域中。
50.定时控制器400可以从主机系统(未示出)接收图像数据和同步信号。例如，主机系统可以是计算机、电视系统、机顶盒、诸如平板电脑或移动电话的便携式终端系统中的任意一种。同步信号可以包括点时钟、数据使能信号、垂直同步信号、水平同步信号等。
51.定时控制器400可以使用接收到的同步信号和存储在内部寄存器中的定时设置信息(起始时间、脉冲宽度等)来生成多个数据控制信号以将多个数据控制信号提供给数据驱动器300，并且生成多个选通控制信号以将多个选通控制信号提供给选通驱动器200。
52.定时控制器400可以对所提供的图像数据执行诸如用于减少功耗的亮度校正、图像质量校正等的各种类型的图像处理，并且将经图像处理的数据提供给数据驱动器300。
53.伽马电压发生器500可以生成包括具有不同电压电平的多个参考伽马电压的参考伽马电压集，并且将参考伽马电压集提供给数据驱动器300。伽马电压发生器500可以在定时控制器400的控制下生成与显示装置的伽马特性相对应的多个参考伽马电压，并且将参考伽马电压提供给数据驱动器300。伽马电压发生器500可以包括可编程伽马ic，并且可以从定时控制器400接收伽马数据，根据伽马数据生成或调整参考伽马电压电平，并且将参考伽马电压电平输出到数据驱动器300。
54.选通驱动器200根据从定时控制器400提供的多个选通控制信号而受到控制，以分别驱动显示面板100的选通线。选通驱动器200可以依次驱动多条选通线。选通驱动器200可以在每条选通线的驱动时段中向对应的选通线提供栅极导通电压的扫描信号，并且在每条选通线的非驱动时段中向对应的选通线提供栅极截止电压(gate-off voltage)的扫描信号。
55.选通驱动器200可以包括至少一个选通驱动器ic，并且可以安装在诸如载带封装
(tcp)、膜上芯片(cof)、柔性印刷电路(fpc)等的电路膜上从而以带式自动接合(tab)方式附接到显示面板100，或者可以以玻璃上芯片(cog)方式安装在显示面板100上。另选地，选通驱动器200可以与属于显示面板100的子像素p中的每一个的tft一起形成在tft基板上并且嵌入显示面板100的边框区域中。
56.数据驱动器300可以根据从定时控制器400提供的数据控制信号而受到控制，并且可以将从定时控制器400提供的数字图像数据转换成模拟数据信号并将模拟数据信号提供给显示面板100的每条数据线。数据驱动器300可以使用通过细分(subdividing)从伽马电压发生器500提供的多个参考伽马电压而获得的灰度电压将数字图像数据转换成模拟数据信号。
57.数据驱动器300可以包括至少一个数据驱动器ic并且可以被安装在诸如tcp、cof、fpc等的电路膜上从而以tab方式附接到显示面板100，或者可以以cog方式安装在显示面板100的边框区域中。
58.参照图2，数据驱动器300可以包括多个数据驱动器ic(d-ic)600，并且可以位于其上安装有定时控制器400(图1)和伽马电压发生器500(图1)的印刷电路板(pcb)800和显示面板100之间，并且连接到pcb 800和显示面板100。
59.多个数据驱动器ic 600中的每一个可以通过分别位于其左侧表面部分和右侧表面部分两者上的输入部中的任何一个接收从pcb 800提供的传输信号，并且可以通过位于其下端部分处的输出部将数据信号输出到显示面板100。此外，在数据驱动器ic 600中的每一个中，输入部可以位于一个侧表面部分上而不是两个侧表面部分上，或者可以位于上端部分上。
60.参照图3，数据驱动器ic 600中的每一个可以包括接收器630、移位寄存器660、锁存部670和680、灰度电压发生器652、数模转换器(dac)部690和输出缓冲器部692。
61.数据驱动器ic 600中的每一个可以通过m个输出信道ch1至chm将对应的数据信号提供给设置在显示面板100上的数据线当中的m条(其中m是正整数)数据线。
62.在数据驱动器ic 600中的每一个中，移位寄存器660、锁存部670和680、dac部690和输出缓冲器部692可以被设置在信道区域中，并且移位寄存器660、锁存部670和680、dac部690和输出缓冲器部692可以包括与输出信道ch1至chm的数量相等的m个信道。
63.为了减少传输线的数量并且减少电磁干扰(emi)，定时控制器400和多个数据驱动器ic 600可以使用其中图像数据和控制信号被转换成串行传输信号(其中嵌入有时钟)并且以点对点的方式发送和接收的高速串行接口方法。为此，定时控制器400包括发送器，并且多个数据驱动器ic 600中的每一个都包括接收器630。定时控制器400可以通过分别连接到多个数据驱动器ic 600的至少一对传输信道以诸如低压差分信号(lvds)的差分信号的形式发送传输信号。
64.每个数据驱动器ic 600的接收器630可以以高速串行接口方法接收从定时控制器400提供的差分信号形式的传输信号，从接收到的差分信号中恢复时钟并且还使用经恢复的时钟恢复数字图像数据和控制信号，并且将经恢复的数字图像数据和控制信号输出到逻辑控制器640。
65.逻辑控制器640可以将从接收器630提供的图像数据转换成每个子像素单元的并行形式(parallel form)，根据操作选项重新排列每个子像素的数据，并且将经重新排列的
数据输出到第一锁存部670。逻辑控制器640可以使用从接收器630提供的时钟和数据控制信号向移位寄存器660输出起始脉冲和时钟信号，向第二锁存部680和输出缓冲器部692输出加载信号，并且还可以生成和输出其它组件操作所需的控制信号。
66.移位寄存器660可以在根据时钟信号依次移位起始脉冲的同时将多个采样信号依次输出到第一锁存部670。移位寄存器660可以包括多个信道的级(stage)并且在执行用于根据时钟信号依次移位起始脉冲的移位操作的同时，将多个信道的采样信号依次输出到第一锁存部670。移位寄存器660可以包括与输出信道ch1至chm的数量相等的m个信道的级，并且可以包括少于m个级的级。
67.第一锁存部670可以针对每个子像素单元的每个信道，响应于从移位寄存器660依次输入的多个信道的采样信号依次锁存通过数据总线从接收器630依次发送的多个信道的数据片段，并且当所有信道的数据片段被锁存时，第一锁存部670可以同时将每个信道的锁存数据输出到第二锁存部680。第一锁存部670可以包括与输出信道ch1至chm的数量相等的m个信道的第一锁存器。
68.第二锁存部680可以响应于从逻辑控制器640提供的加载信号，将从第一锁存部670接收的每个信道(子像素)的数据同时输出到dac部690。第二锁存部680可以包括与输出信道ch1至chm的数量相等的m个信道的第二锁存器。
69.灰度电压发生器652可以通过经由电阻串划分参考伽马电压，将从伽马电压发生器500提供的参考伽马电压细分为分别与图像数据的灰度值相对应的多个灰度电压，并且然后将经细分的灰度电压输出到dac部690。
70.dac部690可以使用从灰度电压发生器652提供的灰度电压将从第二锁存部680提供的每个子像素的数据转换为针对每个信道的模拟数据信号，并且将模拟数据信号输出到输出缓冲器部692。dac部690可以包括与信道ch1至chm的数量相等的m个信道的dac。
71.输出缓冲器部692可以针对每个信道缓冲从dac部690提供的每个子像素的数据信号，并且将所缓冲的数据信号输出到多个输出信道ch1至chm中的每一个。输出缓冲器部692可以包括与输出信道ch1至chm的数量相等的m个信道的输出缓冲器。
72.参照图4，由于连接到显示面板100的数据线的输出信道的数量较大，根据一个实施方式的数据驱动器ic 600中的每一个可以具有在左右方向上伸长的矩形形状，并且输出焊盘区域620可以被设置在数据驱动器ic 600的下端部分中的长区域中。
73.为了左右双向驱动，数据驱动器ic 600中的每一个可以包括分别设置在其左侧表面部分和右侧表面部分上的第一输入焊盘区域610a和第二输入焊盘区域610b，并且可以包括分别与第一输入焊盘区域610a和第二输入焊盘区域610b相邻设置的第一接收器(rx)630a和第二接收器630b，以及分别与第一接收器630a和第二接收器630b相邻设置的第一逻辑控制器640a和第二逻辑控制器640b。另外，数据驱动器ic 600中的每一个可以包括被设置在第一逻辑控制器640a和第二逻辑控制器640b之间并因此在两个方向上被驱动，并且在其下端部分处连接到输出焊盘区域620的信道区域650。参照图3描述的移位寄存器660、锁存部670和680、dac部690和输出缓冲器部692可以被设置在信道区域650中。
74.数据驱动器ic 600可以根据操作选项通过第一输入焊盘区域610a和第二输入焊盘区域610b中的一个接收从定时控制器400提供的传输信号。
75.数据驱动器ic 600可以将通过第一输入焊盘区域610a输入的传输信号转换为每
个子像素的数据以使每个子像素的数据通过在第一方向上经过第一接收器630a和第一逻辑控制器640a的a数据路径(第一数据路径)发送到信道区域650。数据驱动器ic 600可以通过从第一逻辑控制器640a在第一方向上经过第一信道区域650a和第二信道区域650b的b数据路径(第二数据路径)依次针对每个信道对每个子像素的数据进行采样和锁存，将每个子像素的锁存数据转换为数据信号，并且通过输出焊盘区域620输出针对每个信道的数据信号。
76.此外，数据驱动器ic 600可以将通过第二输入焊盘区域610b输入的传输信号转换为每个子像素的数据以使每个子像素的数据通过在第二方向上经过第二接收器630b和第二逻辑控制器640b的a数据路径(第一数据路径)发送到信道区域650。数据驱动器ic 600可以通过从第二逻辑控制器640b在第二方向上经过第二信道区域650b和第一信道区域650a的b数据路径(第二数据路径)依次针对每个信道对每个子像素的数据进行采样和锁存，将每个子像素的锁存数据转换为数据信号，并且通过输出焊盘区域620输出针对每个信道的数据信号。
77.具体地，在根据一个实施方式的数据驱动器ic 600中，为了防止随着输出信道ch1至chm的数量增加而在长信道区域650中在时钟和数据之间出现偏差问题，被配置为使用时钟来同步数据的双向去偏差缓冲器(bdb)部件被应用于信道区域650中的第一锁存部670和移位寄存器660的多个信道中的每一个从而可以补偿时钟和数据之间产生的偏差。
78.为此，bdb部件可以包括作为针对时钟的双向去偏差缓冲器的时钟缓冲器和作为针对数据的双向去偏差缓冲器的数据缓冲器部。信道区域650可以被划分为多个信道块，并且bdb部件的时钟缓冲器和数据缓冲器部可以被设置在相邻的信道块之间。时钟缓冲器可以在两个方向上缓冲和输出时钟，并且数据缓冲器部可以缓冲和锁存数据，以使得数据与从时钟缓冲器提供的时钟同步并输出数据，从而补偿时钟和数据之间的偏差。下面将对其进行详细描述。
79.图5是例示根据一个实施方式的bdb的内部配置的等效电路图，并且图6a和图6b是例示根据一个实施方式的bdb的双向缓冲操作的图，并且图7a和图7b是例示根据一个实施方式的bdb的双向锁存操作的图。
80.参照图5，根据一个实施方式的bdb可以包括：输入开关部710，该输入开关部710包括第一开关sw1和第二开关sw2；输出开关部730，该输出开关部730包括第三开关sw3和第四开关sw4；以及缓冲器部720，该缓冲器部720包括在输入开关部710和输出开关部730之间的第一反相器inv1和第二反相器inv2。第一开关至第四开关sw1、sw2、sw3和sw4中的每一个的开关操作可以由逻辑控制器640a和640b(640)控制。bdb的内部电路配置可以应用于时钟缓冲器和数据缓冲器部中的每一个，并且在这种情况下，数据缓冲器的输入开关部710可以由时钟缓冲器的输出来控制。一个信道的数据缓冲器部包括并行地缓冲和锁存多位数据片段的多位数据缓冲器，并且每一位的数据缓冲器可以被配置为图5所示的内部电路。
81.输入开关部710的第一开关sw1和第二开关sw2可以串联连接在第一供应线io_l和第二供应线io_r之间，并且可以确定输入方向或锁存操作。
82.输出开关部730的第三开关sw3和第四开关sw4可以串联连接在第一供应线io_l和第二供应线io_r之间，并且可以确定输出方向或锁存操作。
83.缓冲器部720的第一反相器inv1和第二反相器inv2可以串联连接在第一开关sw1
和第二开关sw2之间的第一连接节点n1与第三开关sw3和第四开关sw4之间的第二连接节点n2之间，并且可以缓冲和输出输入信号或者可以锁存和输出输入信号。
84.参照图6a，当第一开关sw1和第四开关sw4接通，并且第二开关sw2和第三开关sw3断开时，通过左第一供应线io_l提供的输入信号可以通过在第一方向上经过第一开关sw1、第一反相器inv1和第二反相器inv2以及第四开关sw4的第一路径被缓冲，并且通过右第二供应线io_r输出。
85.参照图6b，当第一开关sw1和第四开关sw4断开，并且第二开关sw2和第三开关sw3接通时，通过右第二供应线io_r提供的输入信号可以通过在第二方向上经过第二开关sw2、第一反相器inv1和第二反相器inv2以及第三开关sw3的第二路径被缓冲，并且通过左侧第一供应线io_l输出。
86.当如图6a所示第一开关sw1和第四开关sw4接通并且第二开关sw2和第三开关sw2和sw3断开，并且然后如图7a所示第一开关sw1和第三开关sw3断开并且第二开关sw2和第四开关sw4接通时，通过左第一供应线io_l提供的输入信号可以如图6a所示通过在第一方向上经过第一开关sw1、第一反相器inv1和第二反相器inv2以及第四开关sw4的第一路径被缓冲，并且然后通过经过第二开关sw2、第一反相器inv1和第二反相器inv2以及第四开关sw4的第三路径被锁存，并且锁存信号可以通过右第二供应线io_r输出。
87.当响应于逻辑控制器640a和640b(640)的控制，如图6b所示第一开关sw1和第四开关sw4断开并且第二开关sw2和第三开关sw3接通，并且然后如图7b所示第二开关sw2和第四开关sw4断开并且第一开关sw1和第三开关sw3接通时，通过右第二供应线io_r提供的输入信号可以如图6b所示通过在第二方向上经过第二开关sw2、第一反相器inv1和第二反相器inv2以及第三开关sw3的第二路径被缓冲，并且然后如图7b所示通过经过第一开关sw1、第一反相器inv1和第二反相器inv2以及第三开关sw3的第四路径被锁存，并且锁存信号可以通过左第一供应线io_l输出。
88.图8是例示根据一个实施方式的具有bdb部件的数据驱动器ic的移位寄存器和锁存部的部分配置的框图，并且图9是例示根据一个实施方式的时钟缓冲器和数据缓冲器的输入/输出信号的定时图。
89.参照图8，根据一个实施方式的bdb部件可以包括：时钟缓冲器662，其被设置在移位寄存器660中的第(n-1)(n是大于或等于2的整数)信道的级stn-1和第n信道的级stn之间的时钟线上；以及数据缓冲器部672，其被设置在第一锁存部670中的第(n-1)信道的第一锁存器la1(n-1)和第n信道的第一锁存器la1n之间的数据总线上。
90.bdb部件的时钟缓冲器662可以缓冲通过第(n-1)信道的级stn-1提供的输入时钟clk_l，并且将缓冲时钟clk_r作为时钟信号提供给第n信道的级stn。
91.bdb部件的数据缓冲器部672可以与时钟缓冲器662的输出时钟clk_r同步地缓冲和锁存在第(n-1)信道的数据之后通过经过第(n-1)信道的第一锁存器la1(n-1)的数据总线发送的第n信道的数据，并且将与时钟缓冲器662的输出时钟clk_r同步的第n信道的数据提供给第n信道的第一锁存器la1n。bdb部件的数据缓冲器部672可以包括分别缓冲和锁存对应的信道(子像素)数据的k位并输出锁存的k位的k位数据缓冲器672(k是正整数)。
92.在移位寄存器660中，第(n-1)信道的级stn-1可以响应于输入时钟clk_l将第(n-1)信道的采样信号输出到第(n-1)信道的第一锁存器la1(n-1)，并且第n信道的级stn可以
响应于通过时钟缓冲器662缓冲的时钟clk_r向第n信道的第一锁存器la1n输出采样信号。
93.第(n-1)信道的第一锁存器la1(n-1)可以响应于从第(n-1)信道的级stn-1提供的采样信号来对第(n-1)信道的数据进行采样和锁存。第n信道的第一锁存器la1n可以响应于从第n信道的级stn提供的采样信号来对通过数据缓冲器672提供的第n信道的数据data_r进行采样和锁存。每个信道的第一锁存器la1n可以包括用于分别锁存每个子像素的k位的k位第一锁存器。
94.第二锁存部680的第(n-1)信道和第n信道的第二锁存器la2(n-1)和la2n可以响应于作为第二锁存使能信号的加载信号load同时从第(n-1)信道和第n信道的第一锁存器la1(n-1)和la1n接收和锁存数据信号，并且同时输出锁存的数据信号。每个信道的第二锁存器la2n可以包括用于分别锁存每个子像素的k位的k位第二锁存器。
95.参照图9，提供作为原始信号被输入的输入到第一锁存部670的数据data和输入到移位寄存器660的时钟clk以使得时钟clk的下拉定时t
pdclk
与数据片段d(n-1)、d(n)、d(n 1)和d(n 2)中的每一个的下拉定时t
pddata
同步。
96.由于b数据路径在信道区域650中更长，在输入到对应信道的移位寄存器660的时钟clk_l和输入到第一锁存部670的数据data_l中，可能会出现其中时钟clk的下拉定时t
pdclk
与数据片段d(n-1)、d(n)、d(n 1)和d(n 2)中的每一个的下拉定时t
pddata
不匹配的偏差(t
skew
＝t
pdclk-t
pddata
)。
97.然而，通过使用根据一个实施方式的bdb部件的时钟缓冲器662和数据缓冲器部672，数据缓冲器部672可以缓冲和锁存对应信道的输入数据data_l，并将对应信道的锁存数据data_r提供给第一锁存部670的对应信道，以便于与时钟缓冲器662的输出时钟clk_r同步。因此，bdb部件的时钟缓冲器662和数据缓冲器部672可以通过校正由于时钟clk的下拉定时t
pdclk
与数据片段d(n-1)、d(n)、d(n 1)和d(n 2)中的每一个的下拉定时t
pddata
之间的差异引起的偏差来补偿定时不匹配。
98.如上所述，在根据一个实施方式的数据驱动器ic 600中，bdb可以用作双向缓冲器并且同时用作锁存器来补偿时钟和数据之间的可能由于经过逻辑控制器640a和640b以及信道区域650的b数据路径的高频驱动而出现的偏差(即，定时不匹配)。
99.另外，在根据一个实施方式的数据驱动器ic 600中，由于bdb部件用作双向缓冲器，可以实现用于缩短驱动频率最高的a数据路径的优化布置(即，接收器630a和630b与逻辑控制器640a和640b的相邻布置(图4))，从而克服频率限制。
100.此外，根据一个实施方式的数据驱动器ic 600可以使用bdb部件的输出以信道块为单位依次启用和激活移位寄存器和第一锁存部和bdb部件的信道，并且当所有信道被启用和激活时，数据驱动器ic 600可以将信道禁用和去激活，从而降低功耗并减少电磁干扰(emi)。下面将对其进行详细描述。
101.图10是例示了根据一个实施方式的减少数据驱动ic的功耗的原理的图。
102.参照图10，在数据驱动器ic 600中，信道区域650可以基于多个bdb部件被划分为多个信道块b1至b7。
103.例如，在一个水平时段的每个活动时段(active period)内，从第一逻辑控制器640a依次提供给信道区域650的多个信道的数据片段可以在移位寄存器660的移位方向(第一方向)上通过b数据路径针对每个信道依次被锁存在第一锁存部670中。
104.首先，当第一信道块b1变为活动状态时，第一信道块b1的第一锁存器可以响应于从第一信道块b1的移位寄存器依次输出的采样信号来针对每个信道依次锁存第一信道块b1的数据。此时，第二信道块b2至第七信道块b7中的每一个的移位寄存器和第一锁存器处于非活动状态。
105.当第一信道块b1和第二信道块b2之间的bdb部件被激活以输出对应信道的时钟和数据时，在第一信道块b1之后附加激活第二信道块b2，并且，第二信道块b2的第一锁存器可以响应于从第二信道块b2的移位寄存器依次输出的采样信号来针对每个信道依次锁存第二信道块b2的数据。此时，第二信道块b2之后的第三信道块b3至第七信道块b7中的每一个的移位寄存器和第一锁存器保持非活动状态。
106.当第二信道块b2和第三信道块b3之间的bdb部件被激活以输出时钟和数据时，在第一信道块b1和第二信道块b2之后附加激活第三信道块b3，并且第三信道块b3的第一锁存器可以响应于从第三信道块b3的移位寄存器依次输出的采样信号来针对每个信道依次锁存第三信道块b3的数据。此时，第三信道块b3之后的第四信道块b4至第七信道块b7中的每一个的移位寄存器和第一锁存器保持非活动状态。
107.当第三信道块b3和第四信道块b4之间的bdb部件被激活以输出时钟和数据时，在第一信道块b1至第三信道块b3之后附加激活第四信道块b4，并且第四信道块b4的第一锁存器可以响应于从第四信道块b4的移位寄存器依次输出的采样信号来针对每个信道依次锁存第四信道块b4的数据。此时，第五信道块b5至第七信道块b7中的每一个的移位寄存器和第一锁存器处于非活动状态。
108.当第四信道块b4和第五信道块b5之间的bdb部件被激活以输出时钟和数据时，在第一信道块b1至第四信道块b4之后附加激活第五信道块b5，并且第五信道块b5的第一锁存器可以响应于从第五信道块b5的移位寄存器依次输出的采样信号来针对每个信道依次锁存第五信道块b5的数据。此时，第六信道块b6至第七信道块b7中的每一个的移位寄存器和第一锁存器处于非活动状态。
109.当第五信道块b5和第六信道块b6之间的bdb部件被激活以输出时钟和数据时，在第一信道块b1至第五信道块b5之后附加激活第六信道块b6，并且第六信道块b6的第一锁存器可以响应于从第六信道块b6的移位寄存器依次输出的采样信号来针对每个信道依次锁存第六信道块b6的数据。此时，第七信道块b7的移位寄存器和第一锁存器处于非活动状态。
110.当第六信道块b6至第七信道块b7之间的bdb部件被激活以输出时钟和数据时，第一信道块b1至第七信道块b7全部被激活，并且，第七信道块b7的第一锁存器可以响应于从第七信道块b7的移位寄存器依次输出的采样信号来针对每个信道依次锁存第七信道块b7的数据。
111.如上所述，第一信道块b1至第七信道块b7中的每一个的第一锁存部可以依次锁存对应信道的数据并将锁存数据所有片段输出到第二锁存部，并且然后响应第二锁存部的加载信号去激活所有bdb部件，并且第一信道块b1至第七信道块b7中的每一个的移位寄存器和第一锁存部都被去激活。
112.如上所述，根据一个实施方式的从数据驱动器ic的逻辑控制器640a和640b提供给信道区域650的b数据路径响应于多个bdb部件的控制以信道块为单位被依次激活，并且在对应的信道块被激活之前保持非活动状态，从而降低功耗和emi。
113.图11是例示根据一个实施方式的数据驱动器ic的移位寄存器和锁存部的部分配置的框图，并且图12是例示根据一个实施方式的数据驱动器ic中处于非活动状态和活动状态的bdb部件的输入/输出信号的定时图。
114.图11所示的bdb部件与图8所示的bdb部件的不同之处在于时钟缓冲器662还接收前一级stn-1的进位信号shr和第二锁存部680的加载信号load以控制数据缓冲器部672，并且因此，将主要描述这些差异，并且将省略或简单描述与图8的组件重合的组件的描述。
115.参照图11和图12，时钟缓冲器662可以响应于前一级stn-1的进位信号shr而被启用，并且可以缓冲从前一级stn-1提供的输入时钟clk_l，并且然后将缓冲的输出时钟clk_r输出到下一级stn。时钟缓冲器662可以响应于第二锁存部680的在第一锁存部670将锁存数据的所有片段输出到第二锁存部680之后生成的加载信号load而被禁用，并且然后等待下一个启用状态。
116.时钟缓冲器662可以通过将输出时钟clk_r反相来生成数据使能信号d_en并将所生成的数据使能信号d_en输出到数据缓冲器部672。
117.数据缓冲器部672可以根据从时钟缓冲器662接收的数据使能信号d_en而被启用和激活或者被禁用和去激活。当数据使能信号d_en响应于前一级stn-1的进位信号shr而启用时，数据缓冲器部672可以被激活以缓冲和锁存通过经过第(n-1)信道的第一锁存部la1(n-1)的数据总线提供的第n信道的数据，并将锁存的数据输出到第n信道的第一锁存器la1n。当数据使能信号d_en响应于第二锁存部680的加载信号load而被禁用时，数据缓冲器部672可以被去激活。
118.图13是例示根据一个实施方式的bdb部件的时钟缓冲器和数据缓冲器的内部配置的等效电路图。
119.参照图13，根据一个实施方式的bdb部件包括时钟缓冲器662和数据缓冲器672。
120.时钟缓冲器662可以包含包括第一开关sw1a和第二开关sw2a的输入开关部710a、包括第三开关sw3a和第四开关sw4a的输出开关部730a、包括连接在输入开关部710a的第一连接节点n1a和输出开关部730a的第二连接节点n2a之间的第一反相器inv1a和nand门电路ng的缓冲器部720a。时钟缓冲器662还包括sr锁存电路sr和第二反相器inv2a，sr锁存电路sr接收从移位寄存器的前一级stn-1(见图11)提供的进位信号shr和提供给第二锁存部680(图11)的加载信号load分别作为置位信号s和复位信号r，并且第二反相器inv2a将提供给输出开关部730a的第二节点n2a的nand门电路ng的输出反相以生成数据使能信号d_en并将数据使能信号d_en提供给数据缓冲器672的输入开关部710b。
121.在时钟缓冲器662中，输入开关部710a的第一开关sw1a和第二开关sw2a可以串联连接在第一供应线io_l和第二供应线io_r之间，并且可以响应于逻辑控制器640a和640b(640)的控制来确定输入方向。
122.时钟缓冲器662中的输出开关部730a的第三开关sw3a和第四开关sw4a串联连接在第一供应线io_l和第二供应线io_r之间，并且可以响应于逻辑控制器640a和640b(640)的控制来确定输出方向。
123.当第一开关sw1a和第四开关sw4a接通时，时钟缓冲器662可以在第一方向上执行时钟缓冲操作，或者当第二开关sw2a和第三开关sw3a接通时，可以在与第一方向相反的第二方向上执行时钟缓冲操作。
124.在时钟缓冲器662中，sr锁存电路sr可以接收从移位寄存器的前一级stn-1(图11)提供的进位信号shr作为置位信号s并且接收提供给第二锁存部680(图11)的加载信号load作为复位信号r，响应于置位信号s通过输出端子q向nand门电路ng输出使能信号，并且响应于复位信号r通过输出端子q向nand门电路ng输出禁用信号。
125.在时钟缓冲器662中，缓冲器部720的第一反相器inv1a和nand门电路ng可以串联连接在第一开关sw1a和第二开关sw2a之间的第一连接节点n1a与第三开关sw3a和第四开关sw4a之间的第二连接节点n2a之间，并且可以缓冲和输出输入时钟clk_l或禁用输出时钟clk_r。
126.在时钟缓冲器662中，当sr锁存电路sr响应于从前一级stn-1(图11)提供的进位信号shr而提供使能信号时，nand门电路ng可以与第一反相器inv1a一起缓冲输入时钟clk_l以通过第二连接节点n2a提供输出时钟clk_r。此时，第二反相器inv2a可以对通过第二连接节点n2a提供的输出时钟clk_r进行反相，并且将与输出时钟clk_r同步地在启用状态和禁用状态之间交替的数据使能信号d_en输出到数据缓冲器672的输入开关部710b。
127.当sr锁存器电路sr响应于第二锁存部680(图11)的加载信号load而提供禁用信号时，nand门电路ng可以禁用输出时钟clk_r。在这种情况下，第二反相器inv2a可以将通过第二连接节点n2a提供的处于禁用状态的数据使能信号d_en输出到数据缓冲器672的输入开关部710b。
128.数据缓冲器672可以包含包括第一开关sw1b和第二开关sw2b的输入开关部710b、包括第三开关sw3b和第四开关sw4b的输出开关部730b以及包括在输入开关部710b和输出开关部730b之间的第一反相器inv1b和第二反相器inv2b的缓冲器部720b。
129.在数据缓冲器672中，输入开关部710b的第一开关sw1b和第二开关sw2b可以串联连接在第一供应线io_l和第二供应线io_r之间，并且可以响应于从时钟缓冲器662提供的数据使能信号d_en确定输入方向或确定锁存操作。第一开关sw1b由作为时钟缓冲器662的第二反相器inv2a的输出的数据使能信号d_en控制，并且第二开关sw2b可以由从时钟缓冲器662的第二连接节点n2a提供的第二反相器inv2a的输入信号控制。
130.在数据缓冲器672中，输出开关部730b的第三开关sw3b和第四开关sw4b可以串联连接在第一供应线io_l和第二供应线io_r之间，并且可以响应于逻辑控制器640a和640b(640)的控制来确定输出方向或锁存操作。
131.在数据缓冲器672中，缓冲器部720b的第一反相器inv1b和第二反相器inv2b可以串联连接在第一开关sw1b和第二开关sw2b之间的第一连接节点n1b与第三开关sw3b和第四开关sw4b之间的第二连接节点n2b之间，并且可以缓冲和输出输入数据data_l。
132.在数据缓冲器672中，当第一开关sw1b和第四开关sw4b接通，并且然后第二开关sw2b和第四开关sw4b接通时，通过左第一供应线io_l提供的输入数据可以通过在第一方向上经过第一开关sw1b、反相器inv1b和inv2b以及第四开关sw4b的第一路径被缓冲，并且然后通过经过第二开关sw2b、反相器inv1b和inv2b以及第四开关sw4b的第三路径被锁存，并通过右第二供应线io_r输出。
133.在数据缓冲器672中，当第二开关sw2b和第三开关sw3b接通，并且然后第一开关sw1b和第三开关sw3b接通时，通过右第二供应线io_r供应的输入数据可以通过在第二方向上经过第二开关sw2b、反相器inv1b和inv2b以及第三开关sw3b的第二路径被缓冲，并且然
后通过经过第一开关sw1b、反相器inv1b和inv2b以及第三开关sw3b的第四路径被锁存，并通过左第一供应线io_l输出。
134.如上所述，在根据一个实施方式的数据驱动器ic 600中，bdb部件可以用作双向缓冲器并且同时用作锁存器来补偿时钟和数据之间的偏差(即，定时不匹配)，偏差可能是由于经过逻辑控制器640a和640b以及信道区域650的b数据路径的高频驱动而出现的。
135.另外，在根据一个实施方式的数据驱动器ic 600中，由于bdb部件用作双向缓冲器，因此可以实现缩短驱动频率最高的a数据路径的优化布置(即，接收器630a和630b与逻辑控制器640a和640b的相邻布置)，从而克服频率限制。
136.此外，根据一个实施方式的数据驱动器ic 600可以通过使用bdb部件的输出部分地启用和激活或者禁用和去激活第一锁存部的信道来降低功耗和emi。
137.如上所述，根据一个实施方式的数据驱动器电路通过针对多个信道块中的每一个使用设置在相邻信道块之间的bdb部件的时钟缓冲器和数据缓冲器来校正时钟和数据之间的偏差，从而即使在频率和信道数量增加时也可以防止时钟和数据之间的定时不匹配，从而克服频率限制并确保自由度以克服设计限制。
138.根据一个实施方式的数据驱动器电路可以通过使用设置在相邻信道块之间的bdb部件的时钟缓冲器和数据缓冲器而被配置为最小电路，从而没有增加芯片面积的负担，并且可以通过仅在必要时激活信道来减少电流消耗并且可以使emi最小化。
139.根据实施方式的数据驱动器电路和包括该数据驱动器电路的显示装置可以应用于各种电子装置。例如，根据实施方式的数据驱动器电路和包括该数据驱动器电路的显示装置可以应用于移动装置、视频电话、智能手表、手表电话、可穿戴装置、可折叠装置、可卷曲装置、可弯曲装置、柔性装置、曲面装置、电子笔记本、电子书、便携式多媒体播放器(pmp)、个人数字助理(pda)、mpeg音频层3播放器、移动医疗装置、台式个人计算机(pc)、笔记本电脑、上网本、工作站、导航装置、车载导航装置、车载显示装置、电视机、壁纸显示装置、标牌装置、游戏机、笔记本电脑、显示器、照相机、摄像机、家用电器等。
140.以上在本公开的各个示例中描述的特征、结构、效果等包括在本公开的至少一个示例中，并且不必仅限于一个示例。此外，本公开的至少一个示例中示出的特征、结构、效果等可以由本公开的技术构思所属领域的技术人员进行组合或修改以用于其它示例。因此，与这种组合和修改相关的内容应该被解释为包括在本公开的技术精神或范围内。
141.尽管上述本公开不限于上述实施方式和附图，对本公开所属领域的技术人员显而易见的是，在不脱离本公开的范围的情况下，可以在本文中进行各种替换、修改和改变。因此，本公开的范围由所附权利要求书所限定，并且从权利要求书的含义、范围和等价物衍生的所有改变或修改均应理解为包括在本公开的范围内。
142.相关申请的交叉引用
143.本技术要求于2020年12月15日提交的韩国专利申请第10-2020-0175283号的权益，该申请通过引用并入本文，如同在本文中完整阐述一样。