用于列并行单斜坡模数转换器的比较器失调电压消除电路

1.本发明属于集成电路技术领域，特别涉及一种用于列并行单斜坡模数转换器的比较器失调电压消除电路。


背景技术：

2.列并行单斜坡模/数转换器(single-slope analog-to-digital converter，ssadc)凭借其各列可共用斜坡发生器和计数器的优点，广泛应用于图像传感器、光飞行时间测距、微电极阵列等领域。
3.比较器是列并行ssadc的核心模块，而在实际应用中，由于比较器存在输入失调电压的问题，导致不同列对应的比较器以及同一比较器在不同输入状态下的失调电压不同，这会导致整个阵列信号处理系统性能恶化，成为制约系统性能的重要因素。
4.目前已有的列并行ssadc比较器失调消除技术尚存在两类不足，包括：
5.(1)每次模/数转换都需要额外的斜坡周期，影响模数转换的速率；
6.(2)失调消除电路比较复杂，在列并行场景应用中面积和功耗较大。


技术实现要素：

7.本发明的目的在于提供一种用于列并行单斜坡模数转换器的比较器失调电压消除电路，以解决上述存在的一个或多个技术问题。本发明针对不同列对应的比较器以及同一比较器在不同输入状态下的失调电压不同的技术问题，具体提供了一种比较器失调电压消除电路，能够消除不同列对应的比较器失调电压之间的偏差。
8.为达到上述目的，本发明采用以下技术方案：
9.本发明提供的一种用于列并行单斜坡模数转换器的比较器失调电压消除电路，包括：
10.电容开关网络，用于分别对输入信号进行采样；其中，所述输入信号包括斜坡电压v
ramp
、模拟电压信号v
sig
、基准电压v
ref
；
11.比较器，用于输入电容开关网络输出的信号，通过自动校零将比较器的翻转点固定在预设的共模电平以消除比较器失调电压与输入信号的相关性；
12.计数锁存电路，用于输入比较器输出的信号，进行量化并锁存输出；其中，所述计数锁存电路设置有减法器，用于对量化后的输入信号和基准信号求差，以消除不同列对应的比较器失调电压的不同。
13.本发明电路的进一步改进在于，所述电容开关网络包括：第一开关s1、第二开关s2、第三开关s3、第四开关s4和电容c；
14.斜坡电压v
ramp
输入端经第一开关s1与电容c的正极相连接；
15.模拟电压信号v
sig
输入端依次经第三开关s3、第二开关s2与电容c的正极相连接；
16.基准电压v
ref
输入端依次经第四开关s4、第二开关s2与电容c的正极相连接；
17.其中，第一开关s1和第二开关s2的控制信号相位相反，按周期依次闭合；第三开关
s3和第四开关s4不同时闭合。
18.本发明电路的进一步改进在于，所述比较器包括：预放大器和动态锁存器；
19.预放大器的同相输入端连接固定预设共模电平v
cm
，同时经第六开关s6和其反相输出端相连接；预放大器的反相输入端接所述电容c的负极，同时经第五开关s5和其同相输出端相连接；动态锁存器的反相输入端连接预防放大电路的同相输出端，同相输入端连接预放大电路的反相输出端。
20.本发明电路的进一步改进在于，第五开关s5、第六开关s6的控制信号与第二开关s2的控制信号为同一信号。
21.本发明电路的进一步改进在于，所述预放大器采用全差分放大电路；其中，预放大电路的同相输入端和反相输入端分别为全差分放大电路的同相输入端和反相输入端；预放大电路的同相输出端和反相输出端分别为全差分放大电路的同相输出端和反相输出端。
22.本发明电路的进一步改进在于，所述计数锁存电路包括：计数器、锁存器和减法器；所述锁存器包括锁存器a和锁存器b；
23.所述比较器的输出信号xq经第七开关s7连接至锁存器a，所述比较器的输出信号xq经第八开关s8连接至锁存器b；
24.计数器的输出分别接至锁存器a和锁存器b；
25.锁存器a的输出v
ref
和锁存器b的输出v
sig
连接至减法器，减法器输出a/d转换的结果d
out
。
26.本发明电路的进一步改进在于，第七开关s7的控制信号与第四开关s4的控制信号为同一信号。
27.本发明电路的进一步改进在于，第八开关s8的控制信号与第三开关s3的控制信号为同一信号。
28.本发明电路的进一步改进在于，所述减法器采用比a/d转换位数n多一位的n 1位数字减法器；其中，将被减数部分的最高位置为1，低n位为锁存器b中的d
sig
；减数部分的最高位置为0，低n位为锁存器a中的d
ref
。
29.本发明电路的进一步改进在于，所述减法器的输出d
out
的计算表达式为，
30.d
out
＝2
n 1
d
sig-d
ref
31.＝2
n 1
(d
sig_ideal
d
offset
)-(d
ref_ideal
d
offset
)
32.＝2
n 1
d
sig_ideal-d
ref_ideal
。
33.与现有技术相比，本发明具有以下有益效果：
34.本发明针对不同列对应的比较器以及同一比较器在不同输入状态下的失调电压不同的技术问题，具体提出一种新的比较器失调电压消除电路；具体的，本发明通过自动校零将比较器的翻转点固定在一个预设的共模电平，可消除比较器失调电压与输入信号的相关性；在计数锁存环节增加了额外的减法器和锁存器，将量化后的信号和量化后的基准电压相减，可消除不同列对应的比较器失调电压之间的偏差。本发明中，完成一次模数转换只需要一个斜坡周期，不会影响模数转换的速率；另外，因为电路结构简单而节省芯片面积和功耗。
附图说明
35.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面对实施例或现有技术描述中所需要使用的附图做简单的介绍；显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
36.图1是本发明实施例中，比较器失调电压消除方法的实现电路示意图；
37.图2是本发明实施例中，比较器失调电压消除方法的实现电路示意图；
38.图3是本发明实施例中，图1和图2的工作原理描述示意图；
39.图4是本发明图1和图2实施例中，实现电路的信号时序示意图。
具体实施方式
40.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
41.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
42.下面结合附图对本发明做进一步详细描述：
43.请参阅图1和图2，本发明的目的在于克服当前已有列并行ssadc比较器失调消除技术的不足，针对不同列对应的比较器以及同一比较器在不同输入状态下的失调电压不同的问题，提出一种新型的比较器失调电压消除方法，所述方法具体包括以下步骤：
44.每列单斜坡模数转换器均包括：电容开关网络(示例解释性的，图1中的模块i)、比较器(示例解释性的，图1中的模块ⅱ)和计数锁存电路三部分；所述电容开关网络和比较器结合，通过自动校零将比较器的翻转点固定在一个预设的共模电平v
cm
，来消除比较器失调电压与输入信号的相关性，从而完成比较的功能并消除比较器中预放大器产生的失调电压；所述计数锁存电路通过增加额外的减法器和锁存器b，在计数及数据锁存环节，将量化后的信号v
sig
和量化后的基准电压v
ref
相减，通过求差消除比较器中和动态锁存器相关的失调，从而消除不同列对应的比较器失调电压之间的偏差。
45.图1中的模块i所示电容开关网络由四个开关和一个电容组成，通过控制开关的通断，由同一个电容在不同的时钟周期对不同的电压信号采样。示例性的，在上述电路模块i中，电容开关网络由四个开关和一个电容组成。斜坡电压信号v
ramp
经第一开关s1接至电容c的正极，输入信号v
sig
和基准电压v
ref
分别经第三开关s3和第四开关s4接至第二开关s2的一端，s2的另一端接至电容c的正极。
46.图1中的模块ii所示预放大器的同相输入端接固定预设共模电平v
cm
，同时经第六开关s6和其反相输出端相连；反相输入端接模块i中电容c的负极，同时经第五开关s5和其同相输出端相连。动态锁存器的反相输入端接预防放大电路的同相输出端，同相输入端接预放大电路的反相输出端。
47.示例性的，在上述电路模块ii中，预放大器采用全差分放大电路，其中：预放大电路的同相输入端和反相输入端分别为全差分放大电路的同相输入端和反相输入端；预放大电路的同相输出端和反相输出端分别为全差分放大电路的同相输出端和反相输出端。预放大器和动态锁存器级联构成比较器。
48.本发明实施例中，图2所示计数锁存电路，输入信号为比较器(图1的模块ii)的输出xq，经第七开关s7和第八开关s8分别接至锁存器a和锁存器b；同时，计数器模块的输出接至锁存器a和锁存器b；锁存器a的输出v
ref
和锁存器b的输出v
sig
接至减法器，减法器输出a/d转换的结果d
out
。该部分增加了额外的锁存器b和减法器。
49.本发明实施例中，通过自动校零将比较器的翻转点固定在一个预设的共模电平，可消除比较器失调电压与输入信号的相关性；另外，在计数锁存环节增加了额外的减法器和锁存器，将量化后的信号和量化后的基准电压相减，消除不同列对应的比较器失调电压之间的偏差。一方面，在第一个周期内将量化后的参考电压锁存在寄存器中，考虑到翻转点固定不变，所以该寄存器中的数值可以一直不变，当信号改变时，不需要额外的转换周期，使得完成一次a/d转换只需要一个斜坡周期，所以不会影响a/d转换的速率；另一方面，因为电路结构简单而节省芯片面积和功耗，对于每列电路而言，基于65nm cmos工艺，本发明提出的方法额外增加的功耗为1.21μw，面积为300μm2。
50.上述实现电路的所有器件均采取同一种制作工艺；本发明提供的电路结构简单，易实现，能更好地满足列并行ssadc发展的需要。
51.本发明所涉及的专业术语说明：
52.ssadc：single-slope analog-to-digital converter，单斜坡模/数转换器；
53.a/d：analog-to-digital，模/数。
54.请参阅图1至图4，图1和图2示出了本发明列并行ssadc比较器失调消除技术的电路实例，每列ssadc比较器失调消除电路包括电容开关网络(图1的模块i)，比较器(图1的模块ⅱ)和计数锁存电路(图2)三部分。图3示出了图1和图2的工作原理描述图。图4示出了图1和图2电路的信号时序图。
55.参照图1，模块i所示电容开关网络对斜坡电压v
ramp
、模拟电压信号v
sig
和基准电压v
ref
采样。第一开关s1和第二开关s2的控制信号相位相反，按周期依次闭合。当第一开关s1闭合、第二开关s2断开时，对v
ramp
采样；当第一开关s1断开、第二开关s2闭合时，如果第三开关s3闭合对v
sig
采样，如果第四开关s4闭合对v
ref
采样；s3和s4不会同时闭合。
56.参照图1，模块ii所示预放大器和动态锁存器构成比较器，对斜坡电压v
ramp
和模拟电压信号v
sig
，及v
ramp
和基准电压v
ref
进行比较。第五开关s5、第六开关s6的控制信号与模块i中第二开关s2的控制信号为同一信号，当开关s2、s5和s6闭合时，v
sig
(或v
ref
)、v
cm
及预放大器的失调电压v
os
被存储在电容c上；当开关s2、s5和s6断开时，s1闭合，预放大器开环工作，失调通过v
os
和c的叠加而抵消，预放大器的直流失调电压被自动校零。同时，v
ramp
和v
sig
(或v
ref
)的差值被放大并接至动态锁存器，经过比较转换为数字信号xq输出。由于比较器的同相输
入端(图1的预防放大器的同相输入)为固定不变的预设共模电平v
cm
，从而使得比较器的翻转点固定不变，消除了比较器失调电压与输入信号的相关性，从而避免了同一比较器在不同输入状态下失调电压不同的问题。
57.参考图2，输入信号为比较器(图1的模块ii)的输出xq，经计数器、锁存器和减法器转为并行数字信号d
out
输出。第七开关s7的控制信号与模块i中第四开关s4的控制信号为同一信号，s7闭合时，v
ref
量化为数字值d
ref
并存于锁存器a中。第八开关s8的控制信号与图1模块i中第三开关s3的控制信号为同一信号，s8闭合时，v
sig
量化为数字值d
sig
并存于锁存器b中。数字值dsig与dref经减法器求差后输出dout。
58.参考图3，v
ramp
从固定值开始减小时，计数器开始工作，此时比较器的输出xq为低电平，随着v
ramp
减小，当v
ramp
与量化信号(v
sig
或v
ref
)相等时，xq由低变高；当v
ramp
降至最低值时，xq由低变高，因此，每个v
ramp
从高变低的周期内比较器输出一个脉冲，其宽度对应计数器的值即为信号量化后的数字值，并被锁存器锁存。v
ref
量化为数字值d
ref
存于锁存器a中，v
sig
量化为数字值d
sig
存于锁存器b中。由于比较器的翻转点固定不变，所以输入信号和基准信号量化后的失调相等，记为d
offset
；d
ref
表示为理想量化值d
ref_ideal
和d
offset
之和，d
sig
表示为理想量化值d
sig_ideal
和d
offset
之和。为了保证求差的结果恒为正值，采用比a/d转换位数n多一位的n 1位数字减法器，并将被减数部分的最高位置为1，低n位为锁存器b中的d
sig
；减数部分的最高位置为0，低n位为锁存器a中的d
ref
；因此，减法器的输出d
out
为：
59.d
out
＝2
n 1
d
sig-d
ref
60.＝2
n 1
(d
sig_ideal
d
offset
)-(d
ref_ideal
d
offset
)
61.＝2
n 1
d
sig_ideal-d
ref_ideal
ꢀꢀ
(1)
62.将式(1)的结果作为a/d转换的输出，消除了比较器失调电压；增加的共模量2
n 1-d
ref_ideal
在量化时均为常数，对整体阵列传感器的性能没有影响。不同列的d
offset
不同，但由于每一列的d
offset
通过减法器对d
sig
和d
ref
求差而得到消除，所以避免了不同列对应的比较器失调电压不同的问题。
63.参照图4，s2/s5/s6为高电平时，表示开关s2、s5和s6闭合；反之，断开。s1、s3、s4、s7和s8同理。第一周期内，基准电压v
ref
量化为数字值d
ref
；之后的周期，将像元信号即输入信号v
sig
量化为数字值d
sig
。只需要在第一个斜坡周期对基准信号进行量化，之后即可对像元信号进行正常转换，所以不会对量化速率产生影响。
64.本发明提供了一种应用于列并行ssadc的比较器失调消除技术，其实现电路简单，仅采用一个电容、四个开关的开关网络和比较器相结合，即可自动校零，并固定比较器的翻转点，从而避免同一比较器在不同输入状态下失调电压不同的问题；在计数及数据锁存环节增加额外的减法器和锁存器，通过对量化后的数据求差来消除不同列比较器的失调电压之间的偏差。
65.本发明公开了一种用于列并行单斜坡模数转换器(ssadc)的比较器失调消除技术，主要解决不同列对应的比较器以及同一比较器在不同输入状态下失调电压不同的问题。其具体结构由电容开关网络，比较器和计数锁存电路三部分构成。其中，电容开关网络对各输入信号采样；比较器和开关电容网络结合，通过自动校零将比较器的翻转点固定在一个预设的共模电平来消除比较器失调电压与输入信号的相关性；计数锁存电路和比较器结合，对输入信号量化并锁存输出，额外的减法器对量化后的输入信号和基准信号求差，消
除不同列对应的比较器失调电压不同的问题。本发明公开的列并行ssadc的比较器失调消除方法，电路结构简单，易实现，且不影响量化速度。
66.最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。