栅极驱动电路和包括栅极驱动电路的电致发光显示设备的制作方法

栅极驱动电路和包括栅极驱动电路的电致发光显示设备
1.相关申请的交叉引用
2.本技术要求于2020年11月27日向韩国知识产权局提交的韩国专利申请第10-2020-0162580号和2021年6月17日向韩国知识产权局提交的韩国专利申请第10-2021-0078582号的权益，其全部内容通过引用如在本文完全阐述的那样合并于此。
技术领域
3.本公开内容涉及具有增强的驱动性能的栅极驱动电路和包括栅极驱动电路的电致发光显示设备。


背景技术：

4.随着信息技术的进步，关于作为连接用户与信息的连接介质的显示设备的市场不断增长。因此，诸如电致发光显示设备、液晶显示设备、有机发光显示设备和量子点显示设备的各种类型的显示设备的使用增加。
5.各种类型的显示设备中的电致发光显示设备响应时间快、发射效率高和视角广。通常，在电致发光显示设备中，通过使用基于扫描信号导通的晶体管来向驱动晶体管的栅极施加数据电压，并且将提供至驱动晶体管的数据电压充电至存储电容器中。另外，发光装置通过基于发射控制信号输出被充电至存储电容器中的数据电压来发光。发光装置可以包括有机发光装置、无机发光装置和量子点装置。
6.栅极信号和数据信号被提供至电致发光显示设备，并且栅极信号包括扫描信号和发射信号。通过使用发射信号和一个或更多个扫描信号来驱动电致发光显示设备。通常，用于生成扫描信号的栅极驱动电路可以包括用于顺序地输出栅极信号的移位寄存器。
7.作为用于显示图像的最小装置的显示面板可以包括布置在其中的像素阵列，并且可以被划分成显示图像的显示区域和不显示图像的非显示区域。栅极驱动电路以薄膜上芯片(cof)类型或玻璃上芯片(cog)类型被附接在显示面板上，或者被实现为面板中栅极(gip)类型，所述面板中栅极(gip)类型通过作为显示面板的非显示区域的边框区域中的薄膜晶体管(tft)的组合而形成。gip类型栅极驱动电路基于栅极线的数目而包括多个级，并且多个级中的每一级输出要提供至与其相对应的栅极线的栅极脉冲。栅极线将栅极信号传送至设置在显示区域中的像素阵列，从而使得发光装置能够发光。
8.因此，需要开发一种用于提高栅极驱动电路的驱动性能和可靠性的方法，以便向像素阵列传送准确的信号。


技术实现要素：

9.如上所述，电致发光显示设备包括像素阵列和栅极驱动电路，用于向像素阵列提供一个或更多个发射信号和扫描信号。
10.包括在像素阵列中的多个像素中的每一个包括发光装置和向发光装置提供驱动电流的像素驱动电路。像素驱动电路可以实现为各种类型，以用于向发光装置提供准确的
电流。研究了一种通过使用n型晶体管减少晶体管的漏电流的方法，使得像素驱动电路具有可靠性。因此，需要一种用于向n型晶体管稳定地提供单栅极的栅极驱动电路。
11.为了克服现有技术的以上提及的问题，本公开内容可以提供一种用于输出要提供至n型晶体管的栅极信号的栅极驱动电路和包括栅极驱动电路的电致发光显示设备。
12.本公开内容可以提供一种用于减少显示面板的非显示区域的栅极驱动电路和包括栅极驱动电路的电致发光显示设备。
13.本公开内容可以提供一种用于即使基于低频驱动也可以保持稳定的输出的栅极驱动电路，以及包括该栅极驱动电路的电致发光显示设备。
14.为了实现这些优点和其他优点，并且根据本公开内容的目的，如本文所体现和广泛描述的，栅极驱动电路包括：下拉单元，其由q节点控制以将低电平电压传送至输出节点；上拉单元，其由qb节点控制以将第三时钟信号的高电平电压传送至输出节点；q节点控制器，其由第一时钟信号控制以将起始信号传送至q节点；qb节点控制器，其由q节点控制以将高电平电压传送至qb节点；以及q节点保持单元，其由q节点和第四时钟信号控制，所述q节点保持单元包括连接至q节点的第二电容器。另外，qb节点控制器包括连接至q节点的n型晶体管和p型晶体管。因此，可以在基于低频的驱动中提供稳定的输出。
15.在本公开内容的另一方面，电致发光显示设备包括：显示面板，其包括显示区域和非显示区域，所述显示区域包括多个像素线，所述非显示区域包括将栅极信号供应至多个像素线的栅极驱动电路。另外，多个像素线中的每一个包括多个像素，多个像素中的每一个包括像素驱动电路和发光装置，像素驱动电路和栅极驱动电路中的每一个都使用p型晶体管和n型晶体管实现，并且栅极驱动电路向像素驱动电路的n型晶体管供应栅极信号。因此，可以提供稳定的输出，并且可以减小显示面板的非显示区域。
附图说明
16.附图用于提供对本公开内容的进一步理解，并包含在本公开内容中并构成本公开内容的一部分，附图示出了本公开内容的方面，与说明书一起用于说明本公开内容的原理。在附图中：
17.图1是根据本公开内容的方面的电致发光显示设备的框图；
18.图2是根据本公开内容的第一方面的栅极驱动电路的框图；
19.图3是根据本公开内容的第一方面的栅极驱动电路的电路图；
20.图4是根据本公开内容的第一方面输入至栅极驱动电路的栅极信号的波形图；
21.图5是根据本公开内容的第二方面的栅极驱动电路的框图；
22.图6是根据本公开内容的第二方面的栅极驱动电路的电路图；
23.图7是根据本公开内容的第二方面输入至栅极驱动电路的栅极信号的波形图；
24.图8是根据本公开内容的第三方面的栅极驱动电路的电路图；以及
25.图9是根据本公开内容的第三方面的输入到栅极驱动电路的栅极信号的波形图。
具体实施方式
26.通过参照附图描述的以下方面将阐明本公开内容的优点和特征及其实现方法。然而，本公开内容可以以不同的形式实施，并且不应被解释为限于本文所阐述的方面。相反，
提供这些方面以使本公开内容全面和完整，并且这些实施方式将向本领域技术人员充分传达本公开内容的范围。此外，本公开内容仅由权利要求的范围限定。
27.在用于描述本公开内容的各种方面的附图中公开的形状、尺寸、比率、角度、数字等仅是示例性的，并且本公开内容不限于此。相同的附图标记通篇指代相同的元件。贯穿本说明书，相同的元件由相同的附图标记表示。如本文所使用的，术语“包括”、“具有”、“包含”等暗示可以添加其他部分，除非使用术语“仅”。如本文所使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该”也旨在包括复数形式。
28.本公开内容的各种方面中的元件被解释为包括误差范围，即使没有明确的说明。
29.在描述位置关系时，例如，当两个部件之间的位置关系被描述为“在
……
上”、“在
……
上方”、“在
……
下”和“靠近
……”
时，除非使用“刚好”或“直接”，否则一个或更多个其他部分可以设置在两个部件之间。
30.在描述时间关系时，例如，当时间顺序被描述为“在
……
之后”、“随后”、“靠近
……”
和“在
……
之前”时，除非使用“刚好”或“直接”，否则可以包括不连续的情况。
31.本公开内容的各种方面的特征可以部分地或整体地相互耦接或组合，并且可以如本领域技术人员能够充分理解的那样彼此进行各种互操作并且在技术上被驱动。本公开内容的方面可以彼此独立地执行，或者可以以共同依赖关系一起执行。
32.在说明书中，设置在显示面板的基板上的栅极驱动电路可以以n型或p型晶体管实现。例如，晶体管可以实现为具有金属氧化物半导体场效应晶体管(mosfet)结构的晶体管。晶体管可以是包括栅电极、源电极和漏电极的三电极元件。源电极可以将载流子转移至晶体管。在晶体管中，载流子可以从源电极开始移动。漏电极可以是使得载流子能够移动至晶体管的外部的电极。晶体管的源电极和漏电极可以不固定，而是可以基于施加在其上的电压来在它们之间进行切换。
33.在下文中，栅极导通电压可以是用于导通晶体管的栅极信号的电压，并且栅极关断电压可以是用于关断晶体管的电压。
34.在下文中，将参照附图详细描述根据本公开内容的方面的栅极驱动电路和包括栅极驱动电路的电致发光显示设备。
35.图1是根据本公开内容的方面的电致发光显示设备100的框图。
36.参照图1，根据本公开内容的方面的电致发光显示设备100可以包括显示面板110，其中，设置有多个数据线dl和多个栅极线gl，并且布置有连接至多个数据线dl和多个栅极线gl的多个子像素px，以及向显示面板110提供驱动信号的驱动电路。
37.图1示出了多个子像素px被布置为矩阵类型以配置像素阵列，但是多个子像素不限于此，并且可以被布置为各种类型。
38.驱动电路可以包括向多个数据线dl提供数据信号的数据驱动电路120、向多个栅极线gl提供栅极信号的栅极驱动电路gd以及控制数据驱动电路120和栅极驱动电路gd的控制器130。
39.显示面板110可以包括显示图像的显示区域da和作为显示区域da外部区域的非显示区域nda。多个子像素px可以设置在显示区域da中。用于将数据信号传送至多个子像素px的数据线dl和用于将栅极信号传送至多个子像素px的栅极线gl可以设置在显示区域da中。
40.设置在显示区域da中的多个数据线dl可以延伸至非显示区域nda，并且可以电连
接至数据驱动电路120。数据线dl可以将子像素px电连接至数据驱动电路120，并且可以实现为单线，或者可以通过经由使用链路线通过接触孔连接多个线来实现。
41.设置在显示区域da中的多个栅极线gl可以延伸至非显示区域nda，并且可以电连接至栅极驱动电路gd。栅极线gl可以将子像素px电连接至栅极驱动电路gd。附加地，用于栅极驱动电路gd生成或驱动栅极信号所需的多个栅极驱动相关线可以设置在非显示区域nda中。例如，栅极驱动相关线可以包括用于将高电平栅极电压传送至栅极驱动电路gd的一个或更多个高电平栅极电压线，用于将低电平栅极电压传送至栅极驱动电路gd的一个或更多个低电平栅极电压线，用于将多个时钟信号传送至栅极驱动电路gd的多个时钟线，以及用于将一个或更多个起始信号传送至栅极驱动电路gd的一个或更多个启动线。
42.在显示面板110中，多个数据线dl和多个栅极线gl可以设置在子像素px中。例如，多个数据线dl和多个栅极线gl可以以行或列布置，并且为了便于描述，可以假设多个数据线dl以列布置，并且多个栅极线gl以行布置。
43.控制器130可以基于在每个帧中实现的定时开始执行扫描，并且可以基于应用于数据驱动电路120的数据信号格式来转换从外部接收的输入视频数据，以生成并输出图像数据。另外，控制器130可以基于扫描来控制数据驱动。
44.控制器130可以从外部接收输入视频数据和定时信号，包括垂直同步信号、水平同步信号、输入数据使能信号和时钟信号。已经接收到定时信号的控制器130可以生成并输出用于控制数据驱动电路120和栅极驱动电路gd的控制信号。
45.例如，控制器130可以输出包括源启动脉冲、源采样时钟和源输出使能信号的各种数据控制信号，以用于控制数据驱动电路120。源启动脉冲可以控制配置数据驱动电路120的一个或更多个数据信号生成电路的数据采样启动定时。源采样时钟可以是用于控制一个或更多个数据信号生成电路中的每一个的数据的采样定时的时钟信号。源输出使能信号可以控制数据驱动电路120的输出定时。
46.此外，控制器130可以输出包括栅极启动脉冲、栅极移位时钟和栅极输出使能信号的栅极控制信号，以用于控制栅极驱动电路gd。栅极启动脉冲可以控制配置栅极驱动电路gd的一个或更多个栅极信号生成电路的操作启动定时。栅极移位时钟可以是共同输入至一个或更多个栅极信号生成电路的时钟信号，并且可以控制扫描信号(或栅极脉冲)的移位定时。栅极输出使能信号可以表示关于一个或更多个栅极信号生成电路的定时信息。
47.控制器130可以是用于一般显示设备技术的定时控制器，或者可以是包括定时控制器并且还执行另一控制功能的控制装置。
48.控制器130可以独立于数据驱动电路120被实现为单独的元件，或者可以与数据驱动电路120集成，并且因此可以被实现为一个集成电路。
49.数据驱动电路120可以被实现为包括一个或更多个数据信号生成电路。数据信号生成电路可以包括移位寄存器、锁存电路、数模转换器和输出缓冲器。根据情况，数据信号生成电路还可以包括模数转换器。
50.数据信号生成电路可以以带式自动接合(tab)类型、玻璃上芯片(cog)类型或面板上芯片(cop)类型来连接至显示面板110的接合焊盘，或者可以直接设置在显示面板110中，或者可以集成至并设置在显示面板110中。另外，多个数据信号生成电路可以实现为膜上芯片(cof)类型，其被安装在连接至显示面板110的源电路膜上。
51.栅极驱动电路gd可以顺序地向多个栅极线gl供应扫描信号，并且因此可以驱动连接至多个栅极线gl的子像素px。栅极驱动电路gd可以包括移位寄存器和电平移位器。
52.栅极驱动电路gd可以以tab类型、cog类型或cop类型连接至显示面板110的接合焊盘，或者可以实现为gip类型，或者可以集成至并设置在显示面板110中。另外，多个栅极信号生成电路可以被实现为cof类型，其被安装在连接至显示面板110的栅极电路膜上。在下文中，为了便于描述，将描述其中栅极驱动电路gd包括多个栅极信号生成电路并且多个栅极信号生成电路被实现为gip类型并且被设置在非显示区域nda中的示例。
53.基于控制器130的控制，栅极驱动电路gd可以顺序地向多个栅极线gl供应具有晶体管导通电压或晶体管关断电压的扫描信号。当特定栅极线由栅极驱动电路gd启用时，数据驱动电路120可以将从控制器130接收的图像数据转换成模拟数据信号，并且可以分别将模拟数据信号供应至多个数据线dl。
54.数据驱动电路120可以被设置在显示面板110的一侧处。例如，数据驱动电路120可以被设置在显示面板110的上侧、下侧、左侧或右侧处。另外，数据驱动电路120可以基于驱动方式或面板设计方式被设置在显示面板110的两侧处。例如，数据驱动电路120可以被设置在显示面板110的上侧和下侧处，或者左侧和右侧处。
55.栅极驱动电路gd可以被设置在显示面板110的一侧处。例如，栅极驱动电路gd可以被设置在显示面板110的上侧、下侧、左侧或右侧处。另外，栅极驱动电路gd可以基于驱动方式或面板设计方式被设置在显示面板110的两侧处。例如，栅极驱动电路gd可以被设置在显示面板110的上侧和下侧处，或者左侧和右侧处。
56.在下文中，将描述其中数据驱动电路120被设置在显示面板110的上侧处并且栅极驱动电路gd被设置在显示面板110的左侧和右侧处的示例。在这种情况下，显示面板110中由栅极驱动电路gd占据的区域的宽度w可以称为边框。另外，随着边框减小，电致发光显示设备100的美学效果可以增强，并且因此可能需要简化栅极驱动电路gd，以减小边框。
57.设置在显示面板110中的多个栅极线gl可以包括多个扫描线和多个发射控制线。多个扫描线和多个发射控制线可以是将不同种类的栅极信号传送至不同晶体管的栅极节点的线。
58.因此，栅极驱动电路gd可以包括：多个扫描驱动电路，其将扫描信号输出至与一种栅极线gl相对应的多个扫描线；以及多个发射驱动电路，其将发射控制信号输出至与另一种栅极线gl相对应的多个发射控制线。
59.图2是根据本公开内容的第一方面的栅极驱动电路gd的框图。图2示出了根据本公开内容的方面的栅极驱动电路gd和施加了从栅极驱动电路gd输出的信号的像素线pg。
60.显示区域da可以包括多个子像素px，并且可以基于由子像素px中的每一个显示的灰度来显示图像。如上所述，例如，多个子像素px中的每一个可以连接至沿列线布置的数据线dl，并且可以连接至沿行线(或像素线)布置的栅极线gl。在这种情况下，设置在同一行线中的子像素px可以被称为像素线pg，并且设置在同一像素线中的子像素px可以共享同一栅极线gl，并且可以同时被提供栅极信号。因此，连接至第一栅极线的子像素px可以被称为第一像素线pg(1)，连接至第n栅极线的子像素px可以被称为第n像素线pg(n)。当设置在显示区域da中的像素线的数目是p数目时，可以与栅极信号生成电路同步地顺序地驱动第一像素线至第p像素线。
61.如上所述，显示面板110可以包括基于子像素px显示图像的显示区域da和非显示区域nda，在非显示区域nda中设置有信号线、驱动器等并且不显示图像。
62.子像素px中的每一个可以包括发光装置和控制被施加至发光装置的电流量的像素驱动电路。像素驱动电路可以包括驱动晶体管，该驱动晶体管控制电流量，使得特定电流在发光装置中流动。发光装置可以在发射时段中发光，并且不可以在发射时段以外的时段中发光。在发射时段以外的时段中，像素驱动电路可以被初始化，扫描信号可以被输入至像素驱动电路，并且编程时段和像素驱动电路补偿时段可以被执行。例如，像素驱动电路补偿操作可以是补偿驱动晶体管的阈值电压的操作。在发射时段以外的时段中，使得发光装置能够发射具有特定亮度的光的电流可以被提供成是不恒定的，并且因此发光装置不应当发射光。例如，使得发光装置不发光的方法可以将发射晶体管连接至发光装置和驱动晶体管的阳极。发射晶体管可以连接至发射线，并且可以由从发射驱动器输出的发射信号控制。在发射时段中，发射信号可以是导通电压，并且在发射时段以外的时段中，发射信号可以是关断电压。
63.用于驱动包括在显示面板110中的子像素px的栅极信号可以包括扫描信号和发射信号。因此，栅极驱动电路gd可以分别包括用于施加扫描信号的驱动器和用于施加发射信号的驱动器。扫描信号可以通过扫描线被施加于像素线pg，并且发射信号可以通过发射线被施加于像素线pg。
64.在图2的栅极驱动电路gd中，仅示出了用于施加扫描信号的驱动器。当包括在显示区域da中的像素线的数目是p数目时，根据本公开内容的方面的栅极驱动电路gd可以包括第一栅极信号生成电路sgd(1)至第p栅极信号生成电路sgd(p)。在图2中，仅示出了第n栅极信号生成电路sgd(n)至第(n 3)栅极信号生成电路sgd(n 3)。在这种情况下，p和n均可以是自然数，并且1≤n≤p。
65.栅极驱动电路gd可以包括用于传送第一时钟信号gclk1、第二时钟信号gclk2、低电平电压vgl、高电平电压vgh、第一起始信号vst1和第二起始信号vst2的多个线。例如，低电平电压vgl可以为约-4.5v至约-6.5v，以及高电平电压vgh可以为约12v至约13v。第n栅极信号生成电路sgd(n)可以在基于第一时钟信号gclk1使第一起始信号vst1移位的同时向第n像素线pg(n)提供扫描信号。
66.第一起始信号vst1可以被输入至第一栅极信号生成电路sgd(1)，第二起始信号vst2可以被输入至第二栅极信号生成电路sgd(2)。第三栅极信号生成电路sgd(3)至第p栅极信号生成电路sgd(p)中的每一个可以基于由先前的栅极生成电路输出并作为起始信号接收的扫描信号来进行操作。具体地，第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)可以被输出为第(n 2)栅极信号生成电路sgd(n 2)的起始信号，并且可以被输入至第n像素线pg(n)。
67.第一时钟信号gclk1和第二时钟信号gclk2中的每一个可以在高电平电压与低电平电压之间摆动，并且可以具有相同的周期。第一时钟信号gclk1和第二时钟信号gclk2可以具有不同的相位。具体地，第二时钟信号gclk2可以是通过将第一时钟信号gclk1的相位移位180度而获得的信号。
68.在图2中，示出了第一时钟信号gclk1被输入至第n栅极信号生成电路sgd(n)和第(n 2)栅极信号生成电路sgd(n 2)，第二时钟信号gclk2被输入至第(n 1)栅极信号生成电
路sgd(n 1)和第(n 3)栅极信号生成电路sgd(n 3)。也就是说，图2示出了第一时钟信号gclk1被输入至包括在根据本公开内容的第一方面的栅极驱动电路gd中的奇数个栅极信号生成电路，第二时钟信号gclk2被输入至包括在根据本公开内容的第一方面的栅极驱动电路gd中的偶数个栅极信号生成电路。第一时钟信号gclk1和第二时钟信号gclk2可以顺序地且交替地连接至多个栅极信号生成电路，但是其顺序不限于此。
69.图3是根据本公开内容的第一方面的栅极信号生成电路的电路图。图3是描述配置栅极驱动电路gd的第n栅极信号生成电路sgd(n)的示例的图。
70.参照图3，第n栅极信号生成电路sgd(n)可以包括下拉单元pd、上拉单元pu、q节点控制器cq和qb节点控制器cqb。
71.下拉单元pd可以响应于q节点的电压输出第n输出信号vgout(n)作为关断电压，并且上拉单元pu可以响应于qb节点的电压输出第n输出信号vgout(n)作为导通电压。由下拉单元pd和上拉单元pu确定的第n输出信号vgout(n)可以施加于第n像素线pg(n)。
72.q节点控制器cq可以是用于对q节点充电或放电的元件，并且可以基于第一起始信号vst1向q节点施加导通电压或关断电压。当n是3或更大的自然数时，第n栅极信号生成电路sgd(n)可以使用第(n-2)栅极信号生成电路sgd(n-2)的第(n-2)输出信号vgout(n-2)作为起始信号。
73.qb节点控制器cqb可以是用于对qb节点充电或放电的元件，并且可以基于由q节点控制器cq施加的q节点的电压来向qb节点施加导通电压或关断电压。
74.关断电压可以基于晶体管的种类而变化，其中，关断电压被施加于所述晶体管。在p型晶体管中，关断电压可以是高电平电压，而在n型晶体管中，关断电压可以是低电压。另外，在p型晶体管中，导通电压可以是低电平电压，而在n型晶体管中，导通电压可以是高电平电压。根据本公开内容的方面的第n栅极信号生成电路sgd(n)可以包括n型晶体管和p型晶体管中的所有晶体管。第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)可以被提供至包括在第n像素线pg(n)中的像素驱动电路。特别地，当使用n型晶体管和p型晶体管实现像素驱动电路时，第n输出信号vgout(n)可以控制n型晶体管的导通和关断，但不限于此。
75.下面将详细描述第n栅极信号生成电路sgd(n)的详细电路结构和操作。
76.图4是根据本公开内容的第一方面输入至栅极信号生成电路的栅极信号的波形图。
77.参照图3和图4，第一起始信号vst1和第二起始信号vst2中的每一个具有针对四个水平时段4h的高电平脉冲，并且第二起始信号vst2是从第一起始信号vst1移位了两个水平时段2h的信号。第一时钟信号gclk1和第二时钟信号gclk2中的每一个具有四个水平时段4h的时段。第一时钟信号gclk1和第二时钟信号gclk2中的每一个具有与比两个水平时段2h短的时段相对应的低电平脉冲以及与比两个水平时段2h长的时段相对应的高电平脉冲。因此，第一时钟信号gclk1和第二时钟信号gclk2中的每一个具有短于半个时段的低电平脉冲和长于半个时段的高电平脉冲。例如，当第一起始信号vst1的低电平电压移位至高电平电压的时间点与第一时钟信号gclk1的低电平脉冲交叠时，可能出现不生成输出信号的问题。为了解决该问题，第一时钟信号gclk1的低电平脉冲的长度可以短于其高电平脉冲的长度。与第一时钟信号gclk1类似，第二时钟信号gclk2的低电平脉冲的长度可以短于其高电平脉冲的长度。
78.施加至第n栅极信号生成电路sgd(n)的第一起始信号vst1的高电平脉冲与第一时钟信号gclk1的高电平脉冲和低电平脉冲交叠。
79.首先，将描述在第二起始信号vst2的高电平脉冲被输入至第n栅极信号生成电路sgd(n)之前开始的第一时钟信号gclk1的第一时段1。
80.q节点控制器cq可以使用第一晶体管t1和第二晶体管t2实现。第一晶体管t1和第二晶体管t2可以彼此串联连接，并且均可以实现为p型晶体管。第一晶体管t1可以由第一时钟信号gclk1控制，并且可以向第二晶体管t2提供第一起始信号vst1。另外，第二晶体管t2可以由低电平电压vgl控制，并且可以向q节点提供从第一晶体管t1传送的第一起始信号vst1。第二晶体管t2可以基于低电平电压vgl而始终保持导通状态。第二晶体管t2可以连接在q节点与第一晶体管t1之间，并且可以缓冲q节点的电压。第一时钟信号gclk1的第一时段1可以以第一时钟信号gclk1的低电平电压开始，并且第一起始信号vst1可以具有低电平电压。因此，q节点控制器cq可以向q节点提供低电平电压。
81.在第一时钟信号gclk1的低电平脉冲时段中，提供至q节点的第一起始信号vst1可以具有低电平电压，并且低电平电压可以被提供至下拉单元pd。下拉单元pd可以使用第七晶体管t7和第一电容器cq1来实现。第七晶体管t7可以被实现为p型晶体管。第七晶体管t7可以由q节点控制，并且可以输出低电平电压vgl。第一电容器cq1可以连接至第七晶体管t7的栅极节点和输出第n输出信号vgout(n)的输出节点vo。第一电容器cq1可以自举q节点的电压以使其下降，并且因此可以使得第n输出信号vgout(n)能够保持低电平电压vgl，并且可以在输出第n输出信号vgout(n)的低电平电压vgl之后保持q节点的低电平电压。
82.q节点可以控制qb节点控制器cqb。qb节点控制器cqb可以使用第三晶体管t3和第四晶体管t4来实现。第三晶体管t3和第四晶体管t4可以彼此串联连接，并且可以全部由q节点控制。第三晶体管t3可以被实现为n型晶体管，而第四晶体管t4可以被实现为p型晶体管，并且因此在同一时段中，第三晶体管t3的关断/导通状态可以与第四晶体管t4的关断/导通状态相反。因此，第三晶体管t3可以通过q节点的低电平电压关断，第四晶体管t4可以通过q节点的低电平电压导通。高电平电压vgh可以通过导通的第四晶体管t4提供至qb节点。由于第三晶体管t3被实现为n型晶体管，因此可以简化电路的连接，并且因此栅极驱动电路gd的宽度w可以减小。另外，n型晶体管的有源层可以包括氧化物，并且因此可以确保第三晶体管t3的阈值电压裕度，并且提供至第三晶体管t3的电压可以正常地传送至第三晶体管t3。
83.在第一时钟信号gclk1的低电平脉冲时段期间，提供至qb节点的高电平电压vgh可以被提供至上拉单元pu。上拉单元pu可以使用第八晶体管t8实现。另外，第八晶体管t8可以实现为p型晶体管。第八晶体管t8可以由qb节点控制和关断。
84.随后，在第一时钟信号gclk1的第一时段1期间，第一时钟信号gclk1可以从低电平电压移位至到高电平电压，并且第一起始信号vst1可以从低电平电压移位至高电平电压。具有高电平电压的第一时钟信号gclk1可以关断第一晶体管t1。
85.第二晶体管t2可以连接在第一晶体管t1与q节点之间，并且第一晶体管t1可以被关断，并且因此q节点可以浮动，但是不可以大幅度地抖动。另外，q节点的电压和第n输出信号vgout(n)可以由第一电容器cq1保持为低电平电压vgl。
86.因此，在第一时钟信号gclk1的第一时段1期间，第n栅极信号生成电路sgd(n)的输出信号vgout(n)可以是低电平电压vgl。
87.其次，将描述第一时钟信号gclk1的第二时段2。第一时钟信号gclk1的第二时段2可以基于低电平电压开始，并且第一起始信号vst1可以处于与高电平电压相对应的状态下。
88.第一晶体管t1可以由第一时钟信号gclk1控制，并且可以向第二晶体管t2提供第一起始信号vst1。另外，第二晶体管t2可以由低电平电压vgl控制，并且可以向q节点提供从第一晶体管t1传送的第一起始信号vst1。即，q节点控制器cq可以向q节点提供高电平电压。
89.在第一时钟信号gclk1的低电平脉冲时段中，提供至q节点的第一起始信号vst1可以是高电平电压，并且高电平电压可以被提供至下拉单元pd。因此，第七晶体管t7可以由q节点控制和关断。
90.此外，q节点可以由qb节点控制器cqb控制，并且因此，第三晶体管t3可以通过q节点的高电平电压导通，第四晶体管t4可以通过q节点的高电平电压关断。导通的第三晶体管t3可以向qb节点提供低电平电压vgl。
91.在第一时钟信号gclk1的低电平脉冲时段期间，提供至qb节点的低电平电压vgl可以被提供至上拉单元pu。第八晶体管t8可以由qb节点导通，并且可以向输出节点vo输出高电平电压vgh。
92.随后，在第一时钟信号gclk1的第二时段2期间，第一时钟信号gclk1可以从低电平电压移位至高电平电压，并且第一起始信号vst1可以从高电平电压移位至低电平电压。在第一时钟信号gclk1的低电平电压移位至高电平电压的时刻与第一起始信号vst1的高电平电压移位至低电平电压的时刻二者之间可以具有微小的差别。具有高电平电压的第一时钟信号gclk1可以关断第一晶体管t1。q节点可以保持高电平电压，qb节点可以保持低电平电压。
93.因此，在第一时钟信号gclk1的第二时段2期间，第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)可以是高电平电压vgh。具有高电平电压vgh的第n输出信号vgout(n)可以保持在四个水平时段4h期间，并且可以被提供至第n像素线以导通n型晶体管。
94.图5是根据本公开内容的第二方面的栅极驱动电路gd的框图。具体地，图5示出了根据本公开内容的方面的栅极驱动电路gd和向其施加从栅极驱动电路gd输出的信号的像素线pg。
95.在下文中，在描述第二方面时，可以省略与第一方面相同或相似的元件的描述。
96.在图5中，类似于图2，栅极驱动电路gd可以仅包括用于施加扫描信号的驱动器。在包括在显示区域da中的像素线的数目为p数时，根据本公开内容的方面的栅极驱动电路gd可以包括第一栅极信号生成电路sgd(1)至第p栅极信号生成电路sgd(p)。在图5中，仅示出了第n栅极信号生成电路sgd(n)至第(n 3)栅极信号生成电路sgd(n 3)。在这种情况下，p和n可以均为自然数，并且1≤n≤p。
97.栅极驱动电路gd可以包括用于传送第一时钟信号gclk1、第二时钟信号gclk2、低电平电压vgl、高电平电压vgh、第三时钟信号oclk1、第四时钟信号oclk2、起始信号vst的多个线。基于第一时钟信号gclk1，第n栅极信号生成电路sgd(n)可以在将起始信号vst移位的同时将扫描信号提供至第n像素线pg(n)。
98.可以将起始信号vst输入至第一栅极信号生成电路sgd(1)，并且第二栅极信号生成电路sgd(2)至第p栅极信号生成电路sgd(p)中的每一个可以基于由先前的栅极生成电路
输出并且被接收作为起始信号的扫描信号来进行操作。具体地，第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)可以被输入作为第(n 1)栅极信号生成电路sgd(n 1)的起始信号，并且可以被输入至第n像素线pg(n)。
99.第一时钟信号gclk1和第二时钟信号gclk2中的每一个可以在高电平电压与低电平电压之间摆动，并且可以具有相同的周期。第一时钟信号gclk1和第二时钟信号gclk2可以具有不同的相位。具体地，第二时钟信号gclk2可以是通过将第一时钟信号gclk1的相位移位180度而获得的信号。
100.在图5中，示出了第一时钟信号gclk1被输入至第n栅极信号生成电路sgd(n)和第(n 2)栅极信号生成电路sgd(n 2)，并且第二时钟信号gclk2被输入至第(n 1)栅极信号生成电路sgd(n 1)和第(n 3)栅极信号生成电路sgd(n 3)。即，图5示出了第一时钟信号gclk1被输入至根据本公开内容的第二方面的栅极驱动电路gd中包括的奇数栅极信号生成电路，并且第二时钟信号gclk2被输入至根据本公开内容的第二方面的栅极驱动电路gd中包括的偶数栅极信号生成电路。第一时钟信号gclk1和第二时钟信号gclk2可以顺序地和交替地连接至多个栅极信号生成电路，但是其顺序不限于此。
101.第三时钟信号oclk1和第四时钟信号oclk2中的每一个可以在高电平电压与低电平电压之间摆动，并且可以具有相同的周期。第三时钟信号oclk1和第四时钟信号oclk2可以具有不同的相位。具体地，第四时钟信号oclk2可以是通过将第三时钟信号oclk1的相位移位180度而获得的信号。
102.图6是根据本公开内容的第二方面的栅极信号生成电路的电路图。图6是描述构成栅极驱动电路gd的第n栅极信号生成电路sgd(n)的示例的图。
103.参照图6，第n栅极信号生成电路sgd(n)可以包括下拉单元pd、上拉单元pu、q节点控制器cq、qb节点控制器cqb和q节点保持单元kq。
104.下拉单元pd可以响应于q节点的电压而输出第n输出信号vgout(n)作为关断电压，并且上拉单元pu可以响应于qb节点的电压而输出第n输出信号vgout(n)作为导通电压。由下拉单元pd和上拉单元pu确定的第n输出信号vgout(n)可以被施加至第n像素线pg(n)。
105.q节点控制器cq可以是用于对q节点进行充电或放电的元件，并且可以基于起始信号vst将导通电压或关断电压施加至q节点。起始信号vst可以被输入至第一栅极信号生成电路sgd1，并且第二栅极信号生成电路sgd2和其后的栅极信号生成电路可以使用先前的输出信号作为起始信号。在n为2或更大的自然数时，第n栅极信号生成电路sgd(n)可以使用第(n-1)栅极信号生成电路sgd(n-1)的第(n-1)输出信号vgout(n-1)作为起始信号。
106.qb节点控制器cqb可以是用于对qb节点进行充电或放电的元件，并且可以基于由q节点控制器cq施加的q节点的电压向qb节点施加导通电压或关断电压。
107.根据本公开内容的方面的电致发光显示设备100可以改变频率，并且可以基于所改变的频率被驱动，以便降低功耗。例如，可以在显示静止图像、图片和/或文本而不是运动图像的时段中以约1hz的低频来驱动电致发光显示设备100。在基于低频的驱动中，由于降低了功耗但是屏幕的移动缓慢，因此亮度的微小变化可以被识别为闪烁，因此，栅极驱动电路gd的输出信号应当保持为恒定。在栅极信号生成电路的输出信号是低电平电压vgl时，包括在根据本公开内容的第二方面中的栅极信号生成电路中的q节点保持单元kq可以使得q节点能够保持用于导通下拉单元pd的电压。
108.根据本公开内容的第二方面的第n栅极信号生成电路sgd(n)可以包括n型晶体管和p型晶体管的全部。第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)可以被提供至包括在第n像素线pg(n)中的像素驱动电路，并且具体地，可以控制n型晶体管的导通和关断，但不限于此。
109.下面将描述第n栅极信号生成电路sgd(n)的详细电路结构和操作。
110.图7是输入至根据本公开内容的第二方面的栅极信号生成电路的栅极信号的波形图。
111.参照图6和图7，起始信号vst具有一个水平时段1h的高电平脉冲。第一时钟信号gclk1和第二时钟信号gclk2中的每一个具有两个水平时段2h的时段。第一时钟信号gclk1和第二时钟信号gclk2中的每一个具有与比一个水平时段1h短的时段相对应的低电平脉冲以及与比一个水平时段1h长的时段相对应的高电平脉冲。因此，第一时钟信号gclk1和第二时钟信号gclk2中的每一个具有短于时段的一半的低电平脉冲和长于该时段的一半的高电平脉冲。例如，在起始信号vst的低电平电压被移位至高电平电压的时间点与第一时钟信号gclk1的低电平脉冲交叠时，可能会出现不生成输出信号的问题。为了解决该问题，第一时钟信号gclk1的低电平脉冲的长度可以短于其高电平脉冲的长度。类似于第一时钟信号gclk1，第二时钟信号gclk2的低电平脉冲的长度可以短于其高电平脉冲的长度。
112.第三时钟信号oclk1和第四时钟信号oclk2中的每一个可以具有两个水平时段2h的时段。第三时钟信号oclk1和第四时钟信号oclk2中的每一个具有一个水平时段1h的低电平脉冲和高电平脉冲。参照图6，与第一时钟信号gclk1不同，第三时钟信号oclk1和第四时钟信号oclk2中的每一个是连接至输出单元的信号，并且因此不影响输出信号的生成。因此，第三时钟信号oclk1和第四时钟信号oclk2中的每一个的低电平脉冲和高电平脉冲可以被实现为具有相同的长度。
113.施加至第n栅极信号生成电路sgd(n)的起始信号vst的高电平脉冲与第一时钟信号gclk1的低电平脉冲交叠。
114.首先，将描述在起始信号vst被输入至第n栅极信号生成电路sgd(n)之前开始的第一时钟信号gclk1的第一时段1。
115.q节点控制器cq可以用第一晶体管t1和第二晶体管t2来实现。第一晶体管t1和第二晶体管t2可以彼此串联连接，并且可以被实现为p型晶体管。第一晶体管t1可以由第一时钟信号gclk1控制，并且可以将起始信号vst提供至第二晶体管t2。另外，第二晶体管t2可以由低电平电压vgl控制，并且可以向q节点提供从第一晶体管t1传送的起始信号vst。第二晶体管t2可以基于低电平电压vgl始终保持导通状态。第一时钟信号gclk1的第一时段1可以基于第一时钟信号gclk1的低电平电压开始，并且起始信号vst可以是低电平电压。因此，q节点控制器cq可以向q节点提供低电平电压。
116.在第一时钟信号gclkl的低电平脉冲时段中，提供至q节点的起始脉冲vst可以具有低电平电压，并且可以将低电平电压提供至下拉单元pd。下拉单元pd可以用第七晶体管t7实现。第七晶体管t7可以被实现为p型晶体管。第七晶体管t7可以由q节点控制，并且可以输出低电平电压vgl。
117.此外，q节点可以控制qb节点控制器cqb。qb节点控制器cqb可以用第三晶体管t3和第四晶体管t4实现。第三晶体管t3和第四晶体管t4可以彼此串联连接，并且可以由q节点控
制。第三晶体管t3可以被实现为n型晶体管，第四晶体管t4可以被实现为p型晶体管，因此，在相同的时段内，第三晶体管t3的关断/导通状态可以与第四晶体管t4的关断/导通状态相反。因此，可以通过q节点的低电平电压来关断第三晶体管t3，并且可以通过q节点的低电平电压来导通第四晶体管t4。可以通过导通的第四晶体管t4将高电平电压vgh提供至qb节点。由于第三晶体管t3被实现为n型晶体管，因此可以简化电路的连接，并且因此可以减小栅极驱动电路gd的宽度w。此外，n型晶体管的有源层可以包括氧化物，因此，可以确保第三晶体管t3的阈值电压裕度，并且可以将提供至第三晶体管t3的电压正常地传送至第三晶体管t3。
118.在第一时钟信号gclkl的低电平脉冲时段期间，可以将提供至qb节点的高电平电压vgh提供至上拉单元pu。上拉单元pu可以用第八晶体管t8和第三电容器cqb实现。第八晶体管t8可以被实现为p型晶体管。第三电容器cqb可以连接至输出节点vo和qb节点，并且可以用输出节点vo的低电平电压vgl和qb节点的高电平电压vgh充电。第八晶体管t8可以由qb节点控制和关断。
119.此外，q节点和第四时钟信号oclk2可以控制q节点保持单元kq。q节点保持单元kq可以用第五晶体管t5、第六晶体管t6和第二电容器cq2实现。第五晶体管t5和第六晶体管t6可以各自被实现为p型晶体管。第五晶体管t5可以由第四时钟信号oclk2的低电平电压导通，第六晶体管t6可以由q节点的低电平电压导通，并且可以将第四时钟信号oclk2的低电平电压提供至a节点。第二电容器cq2可以连接至a节点和q节点，并且可以用提供至a节点和q节点中的每一个的电压充电。
120.随后，在第一时钟信号gclk1的第一时段1期间，第一时钟信号gclk1可以从低电平电压移位至高电平电压，并且可以关断第一晶体管t1。
121.第二晶体管t2可以连接在第一晶体管t1与q节点之间，并且第一晶体管t1可以被关断，因此，q节点可以浮置，但是q节点的电压可以通过q节点保持单元kq保持为低电平电压。第七晶体管t7可以保持导通状态，并且第n输出信号vgout(n)可以保持为低电压vgl。
122.因此，在第一时钟信号gclk1的第一时段1期间，第n栅极信号生成电路sgd(n)的输出信号vgout(n)可以保持低电平电压vgl。在基于低频的驱动中，根据本公开内容的方面的电致发光显示设备100可以通过q节点保持单元kq保持q节点的恒定电压，因此，第n栅极信号生成电路sgd(n)可以被稳定地驱动。
123.第二，将描述第一时钟信号gclk1的第二时段2。第一时钟信号gclk1的第二时段2可以基于低电平电压开始，并且起始信号vst可以在第一时钟信号gclk1的第一时段1结束之前从低电平电压移位至高电平电压，并且可以处于与高电平电压对应的状态。
124.第一晶体管t1可以由第一时钟信号gclk1控制，并且可以将起始信号vst提供至第二晶体管t2。此外，第二晶体管t2可以由低电平电压vgl控制，并且可以向q节点提供从第一晶体管t1传送的起始信号vst。即，q节点控制器cq可以向q节点提供高电平电压。
125.在第一时钟信号gclkl的低电平脉冲时段中，提供至q节点的起始信号vst可以是高电平电压，并且可以将高电平电压提供至下拉单元pd。因此，第七晶体管t7可以由q节点控制和关断。
126.此外，q节点可以由qb节点控制器qb控制，因此，第三晶体管t3可以通过q节点的高电平电压导通，并且可以将低电平电压vgl提供至b节点。另外，第四晶体管t4可以通过q节
点的高电平电压关断，并且可以关断提供至qb节点的高电平电压vgh。
127.此外，第五晶体管t5可以由第四时钟信号oclk2的高电平电压关断，并且可以关断b节点和qb节点，并且第六晶体管t6可以通过q节点的高电平电压关断。
128.在第一时钟信号gclk1的低电平脉冲时段期间，通过使用上拉单元pu的第三电容器cqb，qb节点可以保持高电平电压vgh，并且可以保持第八晶体管t8的关断状态。
129.随后，在第一时钟信号gclk1的第二时段2期间，第一时钟信号gclk1可以从低电平电压移位至高电平电压，并且起始信号vst可以从高电平电压移位至低电平电压。具有高电平电压的第一时钟信号gclk1可以关断第一晶体管t1。然而，可以通过q节点保持单元kq来保持q节点的高电平电压。
130.qb节点控制器cqb的第三晶体管t3可以由q节点的高电平电压导通，并且可以将低电平电压vgl施加至b节点，并且第四晶体管t4可以由q节点的高电平电压关断。
131.q节点保持单元kq的第五晶体管t5可以通过第四时钟信号oclk2的低电平电压导通，并且可以将b节点的低电平电压vgl传送至qb节点。第六晶体管t6可以通过q节点的高电平电压关断。此外，第二电容器cq2可以保持q节点的电压。
132.传送至qb节点的低电平电压vgl可以控制上拉单元pu。具体地，第八晶体管t8可以由qb节点的低电平电压vgl导通，并且可以输出第三时钟信号oclk1的高电平电压作为第n输出信号vgout(n)。在第三时钟信号oclk1保持高电平电压的一个水平时段1h期间，第n输出信号vgout(n)可以保持高电平电压。
133.此外，在第一时钟信号gclk1的第二时段2之前，第三时钟信号oclk1可以从高电平电压移位至低电平电压，并且第四时钟信号oclk2可以从低电平电压移位至高电平电压。在这种情况下，第五晶体管t5可以通过第四时钟信号oclk2关断，但是可以不影响q节点的电压。此外，第三时钟信号oclk1的低电平电压可以通过导通的第八晶体管t8被传送至输出节点vo，因此，输出节点vo的电压变化可以基于第三电容器cqb的耦合效应而影响qb节点。qb节点的电压可以减小第三时钟信号oclk1的高电平电压与低电平电压之间的差，并且同时，可以减少输出节点vo的电压的下降时间。
134.因此，在第一时钟信号gclk1的第二时段2期间，第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)可以输出与一个水平时段1h对应的高电平电压vgh。在这种情况下，第三电容器cqb可以设置在上拉单元pu中，因此，第n栅极信号生成电路sgd(n)可以减少第n输出信号vgout(n)的下降时间，并且可以增强输出信号的可靠性。
135.图8是根据本公开内容的第三方面的栅极驱动电路的电路图。图8是描述配置栅极驱动电路gd的第n栅极信号生成电路sgd(n)的示例的图。
136.在下文中，在描述第三方面时，可以省略与第一方面相同或类似的元件的描述。此外，第三方面可以应用于图2的栅极驱动电路gd的框图。
137.参考图8，第n栅极信号生成电路sgd(n)可以包括下拉单元pd、上拉单元pu、q节点控制器cq和qb节点控制器cqb。
138.下拉单元pd可以响应于q节点的电压的关断电压输出第n输出信号vgout(n)，并且上拉单元pu可以响应于qb节点的电压的关断电压输出第n输出信号vgout(n)。下拉单元pd和上拉单元pu可以彼此串行连接，并且可以共享输出节点vo。由下拉单元pd和上拉单元pu确定的第n输出信号vgout(n)可以应用于第n像素线pg(n)。
139.q节点控制器cq可以是用于对q节点充电或放电的元件，并且可以基于起始信号vst向q节点施加导通电压或关断电压。当n是3或更大的自然数时，第n栅极信号生成电路sgd(n)可以使用第(n-2)栅极信号生成电路sgd(n-2)的第(n-2)输出信号vgout(n-2)作为起始信号。
140.qb节点控制器cqb可以是用于对qb节点充电或放电的元件，并且可以基于由q节点控制器cq施加的q节点的电压来向qb节点施加导通电压或关断电压。
141.根据本发明方面的第n栅极信号生成电路sgd(n)可以包括所有n型晶体管和p型晶体管。可以将第n栅极信号生成电路sgd(n)的第n输出信号vgout(n)提供给被包括在第n像素线pg(n)中的像素驱动电路。具体地，当使用n型晶体管和p型晶体管实现像素驱动电路时，第n输出信号vgout(n)可以控制n型晶体管的导通和关断，但不限于此。
142.下面将详细描述根据本公开内容的第三方面的第n栅极信号生成电路sgd(n)的详细电路结构和操作。
143.图9是根据本公开内容的第三方面的输入到栅极驱动电路的栅极信号的波形图。
144.参考图8和图9，每个起始信号vst具有两个水平周期2h的高电平脉冲。第一时钟信号gclk1具有与比一个水平周期1h短的时段相对应的高电平脉冲以及与比一个水平周期1h长的时段相对应的低电平脉冲。例如，当起始信号vst的低电平电压移位至高电平电压的时间点与第一时钟信号gclk1的高电平脉冲交叠时，可能出现不生成输出信号的问题。为了解决该问题，第一时钟信号gclk1的高电平脉冲的长度可以短于其低电平脉冲的长度。
145.施加于第n栅极信号产生电路sgd(n)的起始信号vst的高电平脉冲与第一时钟信号gclk1的高电平脉冲和低电平脉冲叠。
146.首先，将描述在第一起始信号vst1被输入到第n栅极信号生成电路sgd(n)之前开始的第一时钟信号gclk1的第一时段1。
147.q节点控制器cq可以使用第一晶体管t1和第二晶体管t2来实现。第一晶体管t1和第二晶体管t2可以彼此串联连接，第一晶体管t1可以被实现为n型晶体管，第二晶体管t2可以被实现为p型晶体管。第一晶体管t1可以由第一时钟信号gclk1控制，并且可以向第二晶体管t2提供起始信号vst。此外，第二晶体管t2可以由低电平电压vgl控制，并且可以向q节点提供从第一晶体管t1传输的起始信号vst。第二晶体管t2可以基于低电平电压vgl始终保持导通状态。第二晶体管t2可以连接在q节点和第一晶体管t1之间，并且可以缓冲q节点的电压。
148.第一时钟信号gclk1的第一时段1可以以第一时钟信号gclk1的低电平电压开始，并且起始脉冲vst可以具有低电平电压。随后，当第一时钟信号gclk1具有低电平电压时，起始信号vst可以被移位到高电平电压。当第一时钟信号gclk1具有低电平电压时，第一晶体管t1可以处于关断状态。
149.当第一时钟信号gclk1在第一时钟信号gclk1的第一时段1中具有高电平电压时，起始信号vst可以保持高电平电压。
150.第一晶体管t1可以由第一时钟信号gclk1的高电平脉冲导通，并且因此q节点控制器cq可以向q节点提供起始信号vst的高电平电压。
151.在第一时钟信号gclk1的高电平脉冲时段内，提供给q节点的起始信号vst可以具有高电平电压，并且高电平电压可以被提供给下拉单元pd。下拉单元pd可以使用第七晶体
管t7和第一电容器cq1来实现，第七晶体管t7和第一电容器cq1连接至使用低电平电压vgl供电的线。第七晶体管t7可以被实现为p型晶体管，因此，第七晶体管t7可以由q节点的高电平电压关断。
152.q节点可以控制qb节点控制器cqb。qb节点控制器cqb可以使用第三晶体管t3和第四晶体管t4实现。第三晶体管t3和第四晶体管t4可以通过qb节点彼此串行连接，并且第三晶体管t3和第四晶体管t4中的每个可以被实现为n型晶体管。第三晶体管t3的栅极可以连接到q节点，其第一电极可以连接至提供有低电平电压vgl的线，并且其第二电极可以连接至qb节点。第四晶体管t4的栅极和第一电极可以连接至提供有高电平电压vgh的线以形成二极管触点，并且其第二电极可以连接至qb节点。因此，第三晶体管t3可以由q节点控制，第四晶体管t4可以由高电平电压vgh控制。第四晶体管t4可以始终基于高电平电压vgh保持导通状态，并且因此可以基本上保持qb节点的状态为高电平电压vgh。在这种情况下，第三晶体管t3可以通过q节点的高电平电压导通，并且可以向qb节点提供低电平电压vgl。
153.在第一时钟信号gclk1的高电平脉冲时段期间，提供至qb节点的低电平电压gvl可以被提供至上拉单元pu。上拉pu可以使用连接到由高电平电压vgh供电的线的第八晶体管t8来实现。此外，第八晶体管t8可以被实现为p型晶体管。第八晶体管t8可以通过提供至qb节点的低电平电压vgl导通，并且可以提供高电平电压vgh作为第n输出信号vgout(n)。因此，在第一时钟信号gclk1的第一时段1中的第一时钟信号gclk1的低电平脉冲时段期间，第n栅极信号生成电路sgd(n)的输出信号vgout(n)可以是低电平电压vgl，并且在第一时钟信号gclk1的高电平脉冲时段期间，第n栅极信号生成电路sgd(n)的输出信号vgout(n)可以是高电平电压vgh。
154.第二，将描述第一时钟信号gclk1的第二时段2。第一时钟信号gclk1的第二时段2可以基于低电平电压开始，并且起始信号vst可以基于高电平电压开始。当第一时钟信号gclk1具有低电平电压时，起始信号vst可以从高电平电压移位至低电平电压。
155.在第一时钟信号gclk1的低电平脉冲时段中，第一晶体管t1可以关断，并且q节点可以保持高电平电压。第二晶体管t2可以连接在第一晶体管t1和q节点之间，并且第一晶体管t1可以被关断，并且因此q节点可以浮动，但是q节点的电压可能不会被第二晶体管t2大幅度地抖动。高电平电压可以将第七晶体管t7保持在关断状态。
156.此外，q节点可以由qb节点控制器cqb控制，并且因此第三晶体管t3可以基于q节点的高电平电压保持在导通状态，并且可以向qb节点提供低电平电压vgl。
157.在第一时钟信号gclk1的低电平脉冲时段期间，提供至qb节点的低电平电压vgl可以被提供至上拉单元pu。第八晶体管t8可以通过qb节点导通，并且可以将高电平电压vgh输出至输出节点vo。输出节点vo可以是由彼此串行连接的下拉单元pd和上拉单元pu共享的节点，并且可以是向其提供输出信号vgout(n)的节点。
158.随后，在第一时钟信号gclk1的第二时段2期间，第一时钟信号gclk1可从低电平电压移位至高电平电压，并且起始信号vst可以为高电平电压。第一时钟信号gclk1的低电平电压移位至高电平电压的时间点可以晚于第一起始信号vst1的高电平电压移位至低电平电压的时间点。
159.具有高电平电压的第一时钟信号gclk1可以导通第一晶体管t1。q节点控制器cq可以将起始信号vst的低电平电压传送至q节点。q节点可以控制下拉单元pd，并且因此第七晶
体管t7可以基于q节点输出低电平电压vgl。第一电容器cq1可以包括连接至q节点的第一节点和连接至输出第n输出信号vgout(n)的输出节点vo的第二节点。第一电容器cq1可以自举q节点的电压以使其下降，并且因此可以使第n输出信号vgout(n)能够保持低电平电压vgl，并且可以在输出第n输出信号vgout(n)的低电平电压vgl之后保持q节点的低电平电压。
160.此外，第三晶体管t3可以通过q节点的低电平电压被关断，并且qb节点可以通过第四晶体管t4移位至高电平电压vgh。
161.因此，在第一时钟信号gclk1的第二时段2期间，第n栅极信号产生电路sgd(n)的输出信号vgout(n)可以保持高电平电压vgh，然后可以移位到低电平电压vgl。具有高电平电压vgh的输出信号vgout(n)可以在两个水平时段2h期间被保持，并且可以被提供至第n像素线以导通n型晶体管。然而，本公开内容不限于此，并且可以连接至p型晶体管以关断p型晶体管。
162.第n栅极信号生成电路sgd(n)可以包括被实现为n型晶体管的第一晶体管t1、第三晶体管t3和第四晶体管t4，并且可以通过使用第四晶体管t4形成二极管触点，并且因此可以简化电路的连接，从而减小栅极驱动电路gd的宽度w。此外，n型晶体管的有源层可以包括氧化物，并且因此第一晶体管t1和第三晶体管t3的漏电流可以减小，并且可以确保阈值电压裕度，从而将电压正常地传送至每个晶体管。
163.以下将描述根据本公开内容的方面的栅极驱动电路和电致发光显示设备。
164.在根据本公开内容的方面的栅极驱动电路中，栅极驱动电路包括：下拉单元，其由q节点控制以将低电平电压传送至输出节点；上拉单元，其由qb节点控制以将第三时钟信号的高电平电压传送至输出节点；q节点控制器，其由第一时钟信号控制以将起始信号传送至q节点；qb节点控制器，其由q节点控制以将高电平电压传送至qb节点；以及q节点保持单元，其由q节点和第四时钟信号控制，所述q节点保持单元包括连接至所述q节点的第二电容器。另外，qb节点控制器包括连接至q节点的n型晶体管和p型晶体管。因此，可以在基于低频的驱动中提供稳定的输出。
165.根据本公开内容的另一特征，下拉单元和上拉单元可以连接至输出节点，上拉单元可以包括第三电容器，并且第三电容器可以连接至输出节点和qb节点。
166.根据本公开内容的另一特征，起始信号可以在与一个水平时段相对应的时段处具有高电平电压。
167.根据本公开内容的另一特征，在与两个水平时段相对应的时段处，第三时钟信号与第四时钟信号之间可以具有180度的相位差。
168.根据本公开内容的另一特征，通过上拉单元传送至输出节点的第三时钟信号的高电平电压可以与第三时钟信号同步。
169.根据本公开内容的另一特征，在与两个水平时段相对应的时段处，第一时钟信号的低电平电压的长度可以短于第一时钟信号的高电平电压的长度。
170.根据本公开内容的另一特征，q节点控制器可以包括连接至低电平电压以始终保持导通状态的晶体管，并且所述晶体管可以连接至q节点。
171.在根据本公开内容的实施方式的电致发光显示设备中，电致发光显示设备包括显示面板，所述显示面板包括：显示区域，其包括多个像素线；以及非显示区域，其包括向多个像素线供应栅极信号的栅极驱动电路。此外，多个像素线中的每一个包括多个像素，多个像
素中的每一个包括像素驱动电路和发光器件，像素驱动电路和栅极驱动电路中的每一个用p型晶体管和n型晶体管实现，并且栅极驱动电路将栅极信号供应至像素驱动电路的n型晶体管。因此，可以提供稳定的输出，并且可以减小显示面板的非显示区域。
172.根据本公开内容的另一特征，栅极驱动电路gd可以包括由q节点控制的下拉单元pd和由qb节点控制的上拉单元pu，并且下拉单元pd和上拉单元pu可以彼此连接，以向像素驱动电路的n型晶体管提供低电平电压vgl或高电平电压vgh作为栅极信号。另外，下拉单元pd可以连接至被供应低电平电压vgl的线，并且上拉单元pu可以连接至被供应高电平电压vgh的线。另外，上拉单元pu可以包括第一电容器cq1，该第一电容器cq1包括连接至q节点的第一电极以及连接至由上拉单元pu和下拉单元pd共享的节点的第二电极。另外，栅极驱动电路gd可以包括由第一时钟信号gclk1和低电平电压vgl控制的q节点控制器cq，以将起始信号vst传送至q节点，并且q节点控制器cq可以包括两个不同类型的晶体管。另外，栅极驱动电路gd可以包括由q节点控制的qb节点控制器cqb，并且qb节点控制器cqb可以包括两个n型晶体管。
173.根据本公开内容的另一特征，qb节点控制器cqb可以包括：由q节点控制并且连接至被提供有电低电平电压vgl的线的晶体管；以及包括栅极和一个电极(均连接至被提供有高电平电压vgh的线)的晶体管。此外，两个晶体管可以彼此连接，并且可以共享qb节点。
174.根据本公开内容的方面，通过使用包括下拉单元、上拉单元、q节点控制器和qb节点控制器的栅极信号生成电路，可以增强显示面板的图像质量，并且可以降低功耗。
175.此外，根据本公开内容的实施方式，通过使用包括n型晶体管和p型晶体管的全部的栅极信号生成电路，可以减小显示面板的边框区域，并且可以确保栅极信号生成电路的可靠性。
176.此外，根据本公开内容的方面，通过使用包括保持q节点的电压的q节点保持单元的栅极信号生成电路，可以增强从栅极信号生成电路输出的信号的可靠性。
177.根据本公开内容的效果不限于以上示例，并且在说明书中可以包括其他各种效果。
178.尽管已经参照本公开内容的示例性方面具体地示出和描述了本公开内容，但是本领域普通技术人员将理解，可以在不脱离如所附权利要求书定义的本公开内容的精神和范围的情况下在其中进行形式和细节上的各种变化。