半导体元件及其制备方法与流程

1.本技术案主张2020年12月11日申请的美国正式申请案第17/119,771号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开是关于一种半导体元件以及该半导体元件的制备方法。特别是有关于一种具有一共享电极的多个电容器的半导体元件以及具有该共享电极的所述电容器的该半导体元件的制备方法。


背景技术：

3.半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
4.上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一种半导体元件，具有一基底、一第一电容器单元、一第二电容器单元以及一连接结构。该第一电容器单元包括一下导电结构，朝内位在该基底中；以及一共享导电层，位在该下导电结构上，且一第一隔离层插置在该共享导电层与该下导电结构之间。该第二电容器单元包括该共享导电层；以及一上导电层，位在该共享导电层上，且一第二隔离层插置在该共享导电层与该上导电层之间。该连接结构电性连接该下导电结构与该上导电层，以使该第一电容器单元与该第二电容器单元是呈平行。
6.在一些实施例中，该第二隔离层的一宽度是大于该共享导电层的一宽度。
7.在一些实施例中，该半导体元件还包括多个第一间隙子，位在该共享导电层的各侧壁上。
8.在一些实施例中，该连接结构包括一第一导电通孔、一第二导电通孔以及一导电线，该第一导电通孔电性连接该上导电层，该第二导电通孔电性连接该下导电结构，该导电线水平地位在该第一导电通孔与该第二导电通孔上，并电性连接该第一导电通孔与该第二导电通孔。
9.在一些实施例中，该半导体元件还包括一辅助导电层(assistant conductive layer)，位在该第二导电通孔与该下导电结构之间。该辅助导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
10.在一些实施例中，该辅助导电层的一厚度是介于大约2nm到大约20nm之间。
11.在一些实施例中，该第一隔离层为一氧化物-氮化物-氧化物(oxide-nitride-oxide)结构。
12.在一些实施例中，该第一隔离层包含一隔离材料，该隔离材料具有一介电常数，该介电常数大约为4.0或更大。
13.在一些实施例中，该半导体元件还包括一界面层(interfacial layer)，位在该下导电结构与该第一隔离层之间。该界面层包含氧化硅。
14.在一些实施例中，该界面层的一厚度是介于大约到大约之间。
15.在一些实施例中，该半导体元件还包括一第一阻障层，位在该第一隔离层与该共享导电层之间。该第一阻障层包含钛、氮化钛、氮化硅钛、钽、氮化钽、氮化硅钽或其组合。
16.在一些实施例中，该第一阻障层的一厚度是介于大约到大约之间。
17.在一些实施例中，该第一隔离层的一厚度是介于大约到大约之间。
18.在一些实施例中，该上导电层的一宽度是小于该共享导电层的该宽度。
19.在一些实施例中，该共享导电层包括一连接部以及一下部，该连接部位在该基底的一上表面上，该下部朝下延伸到该基底。
20.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一第一沟槽在该基底中；掺杂该第一沟槽的各侧壁以及一下表面，以形成一下导电结构；形成一第一隔离层在该下导电结构上以及在该第一沟槽中；形成一共享导电层在该第一隔离层上；形成一第二隔离层在该共享导电层上；形成一上导电层在该第二隔离层上；以及形成一连接结构以电性连接该下导电结构与该上导电层。该下导电结构、该第一隔离层以及该共享导电层一起配置成一第一电容器单元。该共享导电层、该第二隔离层以及该上导电层一起配置成一第二电容器单元。
21.在一些实施例中，该基底与该下导电结构具有相反的电类型。
22.在一些实施例中，该第一沟槽的深宽比是介于大约1∶6到大约1∶20之间。
23.在一些实施例中，该第一隔离层包含一隔离材料，该隔离材料具有一介电常数，该介电常数大约为4.0或更大。
24.在一些实施例中，在形成该第二隔离层在该共享电极层上的该步骤之前，还包括一步骤，是形成多个第一间隙子在该共享导电层的各侧壁上。
25.由于本公开该半导体元件的设计，可通过堆叠与电性平行耦接第一电容器单元以及第二电容器单元，以增加电容密度(capacitance density)。据此，可增加该半导体元件的有效电容，以便改善该半导体元件的效能。
26.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号是指相同的元件。
28.图1例示本公开一实施例的一半导体元件的制备方法的流程示意图。
29.图2到图12例示本公开一实施例的制备该半导体元件的一流程的剖视示意图。
30.图13例示本公开一实施例的该半导体元件的电路示意图。
31.图14及图15例示本公开另一实施例的制备一半导体元件的一流程的剖视示意图。
32.图16到图19例示本公开一些实施例的所述半导体元件的剖视示意图。
33.图20及图21例示本公开另一实施例的制备一半导体元件的一流程的剖视示意图。
34.图22到图24例示本公开另一实施例的制备一半导体元件的一流程的剖视示意图。
35.图25到图29例示本公开另一实施例的制备一半导体元件的一流程的剖视示意图。
36.图30到图33例示本公开另一实施例的制备一半导体元件的一流程的剖视示意图。
37.其中，附图标记说明如下：
38.1a：半导体元件
39.1b：半导体元件
40.1c：半导体元件
41.1d：半导体元件
42.1e：半导体元件
43.1f：半导体元件
44.1g：半导体元件
45.1h：半导体元件
46.1i：半导体元件
47.1j：半导体元件
48.10：制备方法
49.101：基底
50.101p：柱状部
51.101ts：上表面
52.103：杂质区
53.200：下导电结构
54.200’：下导电结构
55.200”：下导电结构
56.200
”’
：下导电结构
57.200c-1：凸部
58.200c-3：凸部
59.200’c-1：凸部
60.200’c-3：凸部
61.200f：平坦部
62.200’f：平坦部
63.301：第一隔离层
64.301c-1：凸部
65.301c-3：凸部
66.301f：平坦部
67.303：共享导电层
68.303b：下部
69.303c：连接部
70.303s：侧壁
71.305：第二隔离层
72.305ts：上表面
73.307：上导电层
74.401：第一间隙子
75.403-1：层间介电质
76.403-3：层间介电质
77.405：第一阻障层
78.407：第二阻障层
79.409：界面层
80.411：辅助导电层
81.413：覆盖层
82.415：套环隔离层
83.500：连接结构
84.501-1：导电线
85.501-3：导电线
86.503-1：导电通孔
87.503-3：导电通孔
88.503-5：导电通孔
89.503-7：导电通孔
90.601：第一硬遮罩层
91.603：第一遮罩层
92.605：第一导电材料
93.607：第二遮罩层
94.609：第一隔离材料
95.611：掺杂物源衬垫
96.701：第一沟槽
97.701b：下表面
98.701s：侧壁
99.cap1：第一电容器单元
100.cap2：第二电容器单元
101.s11：步骤
102.s13：步骤
103.s15：步骤
104.s17：步骤
105.s19：步骤
106.s21：步骤
107.s23：步骤
108.t1：厚度
109.t2：厚度
110.t3：厚度
111.t5：厚度
112.w1：宽度
113.w2：宽度
114.w3：宽度
115.z：方向
具体实施方式
116.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
117.此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
118.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
119.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
120.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如「同样的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语「大致地(substantially)」是可被使用在本文
中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
121.在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。
122.应当理解，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。
123.图1例示本公开一实施例的一半导体元件1a的制备方法10的流程示意图。图2到图12例示本公开一实施例的制备半导体元件1a的部分流程的剖视示意图。图13例示本公开一实施例的半导体元件1a的电路示意图。
124.请参考图1到图4，在步骤s11，可提供一基底101，多个第一沟槽701可形成在基底101中，以及一下导电结构200可形成在基底101中。
125.请参考图2，基底101可为一块状(bulk)半导体基底。举例来说，该块状半导体基底可包含一元素半导体或一化合物半导体，该元素半导体是例如硅或锗，该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或其他iii-v族化合物半导体或是ii-vi族化合物半导体。
126.在一些实施例中，基底101可包括一绝缘体上覆半导体结构，其从下到上是由一处置基底(handle substrate)、一绝缘体层(insulator layer)以及一最上面半导体材料层所组成。该处置基底与该最上面半导体材料层是包含与前述块状半导体基底相同的材料。该绝缘体层可为一单晶(crystalline)或非单晶(non-crystalline)介电材料，例如一氧化物及/或氮化物。举例来说，绝缘体层可为一介电氧化物，例如氧化硅。举另外的例子，绝缘体层可为一介电氮化物，例如氮化硅或氮化硼。再举另一个例子，绝缘体层可包括一介电氧化物与一介电氮化物的一堆叠，例如氧化硅以及氮化硅或氮化硼以任何顺序的一堆叠。绝缘体层可具有一厚度，是介于大约10nm到大约200nm之间。
127.在一些实施例中，基底101可掺杂有一掺杂物，例如磷、砷、锑或硼，并可具有一第一电类型。基底101可具有一第一掺杂浓度。
128.请参考图2，一第一硬遮罩层601可形成在基底101上。举例来说，第一硬遮罩层601包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅(silicon nitride oxide)、氮化硼、氮化硅硼、氮化磷硼或氮化硼碳硅(boron carbon silicon nitride)。第一硬遮罩层601可包括所述第一沟槽701的一图案。
129.应当理解，在本公开中，氮氧化硅是表示一物质(substance)，其是包含硅、氮以及氧，其中氧的一比例是大于氮的一比例。氧化氮化硅是表示一物质，其是包含硅、氧以及氮，其中氮的一比例是大于氧的一比例。
130.请参考图2，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除基底101的一些部分且同时形成所述第一沟槽701。所述第一沟槽701可从基底101的上表面101ts朝下延伸。基底101的一柱状部101p可形成在相邻对的第一沟槽701之间。每一第一沟槽701可包括
两个侧壁701s以及一下表面701b。在一些实施例中，所述第一沟槽701的一深宽比可介于大约1：6到大约1：20之间。在一些实施例中，所述第一沟槽701的各下表面701b可成圆弧形(rounded)。
131.应当理解，为了清楚，在图2中仅显示两个第一沟槽701。所述第一沟槽701的数量可多于一个。
132.应当理解，在本公开的描述中，一元件(或一特征)位在沿方向z的最高垂直位面处的一表面，是表示该元件(或该特征)的一上表面。一元件(或一特征)位在沿方向z的最低垂直位面处的一表面，是表示该元件(或该特征)的一下表面。
133.请参考图3，一第一遮罩层603可形成在第一硬遮罩层601上。第一遮罩层603可为一光阻层，并可具有下导电结构200的一图案。第一硬遮罩层601的一些部分可经由第一遮罩层603的该图案而暴露。举例来说，第一硬遮罩层601位在基底101的柱状部101p上的该部分，并未被第一遮罩层603所覆盖。接下来，可执行一蚀刻制程，例如湿蚀刻制程，以移除第一硬遮罩层601的所述暴露部分。在蚀刻制程期间，第一硬遮罩层601对基底101的蚀刻率比，可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1之间，或是介于大约10∶1到大约2∶1之间。在蚀刻制程之后，可移除第一遮罩层603。
134.请参考图4，可执行一植入制程以掺杂基底101的一些区域，以将基底101的这些区域转换成下导电结构200。在一些实施例中，邻近基底101的暴露的上表面101ts处的所述区域以及邻近所述第一沟槽701的各侧壁701s与各下表面701b处的所述区域，可转换成下导电结构200。意即，下导电结构200可具有仿效所述第一沟槽701的外形(contours)的一几何形状(geometry)。举例来说，植入制程的掺杂物可为磷、砷、锑或硼。下导电结构200可包括一第二电类型，是与该第一电类型相反。下导电结构200可具有一第二掺杂浓度，该第二掺杂浓度是大于基底101的该第一掺杂浓度。
135.请参考图4，下导电结构200可包括多个平坦部200f以及多个凸部200c-1、200c-3。下导电结构200的所述平坦部200f形成在邻近基底101的暴露上表面101ts处。下导电结构200的所述凸部200c-1、200c-3可形成在邻近等第一沟槽710的各侧壁701s与各下表面701b处。应当理解，位在下导电结构200的所述凸部200c-1、200c-3之间的柱状部101p可能仍未掺杂。柱状部101p的几何形状可为将于后详述的一第一电容器单元cap1提供增加的一面积量。因此，柱状部101p的存在可提供半导体元件1a的一增加的电容。
136.请参考图1及图5，在步骤s13，一第一隔离层301可共形地形成在基底101上以及在所述第一沟槽701中。
137.请参考图5，第一隔离层301可共形地形成在基底101的上表面上、在所述第一沟槽701的各侧壁701s上，以及在所述第一沟槽701的各下表面701b上。第一隔离层301可将下导电结构200与将于后所制造且位在第一隔离层301上的所述导电特征电性绝缘。第一隔离层301可包括平坦部301f以及凸部301c-1、301c-3。平坦部301f可形成在基底101的上表面101ts上。凸部301c-1、301c-3可形成在所述第一沟槽701的各侧壁701s与各下表面701b上。在一些实施例中，第一隔离层301可具有一厚度t1，是介于大约到大约之间。在一些实施例中，第一隔离层301的制作技术可包括低压化学气相沉积、等离子体加强化学气相沉积、原子层沉积或类似制程。
138.在一些实施例中，第一隔离层301可为一堆叠层，例如一氧化物-氮化物-氧化物
(oxide-nitride-oxide)结构。在一些实施例中，举例来说，第一隔离层301可包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅或类似物。
139.在一些实施例中，举例来说，第一隔离层301可包含一高介电常数(high-k)介电材料，例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐或其组合。在一些实施例中，第一隔离层301可包含氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、氧化锶钛、氧化钡钛、氧化钡锆、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅或其组合。在一些实施例中，第一隔离层301可为一堆叠层结构，举例来说，该堆叠结构包括一层氧化硅以及另一层高介电常数的介电材料。
140.应当理解，一「厚度(thickness)」是表示在剖视图中，一元件(例如一层、沟槽、孔、开孔等等)从该元件的一上表面量测到该元件的一下表面。
141.请参考图1、图6及图7，在步骤s15，一共享导电层303可形成在第一隔离层301上。
142.请参考图6，可形成一层第一导电材料605以充填所述第一沟槽701并覆盖第一隔离层301。可执行一平坦化制程，例如化学机械研磨，以提供一大致平坦表面给接下来的处理步骤。
143.在一些实施例中，举例来说，第一导电材料605可为多晶硅、掺杂多晶硅、多晶硅锗、掺杂多晶硅锗、铝、铜、金、钛、氮化钛、钽、氮化钽、钨、氮化钨或金与铜的合金。
144.在一些实施例中，举例来说，第一导电材料605可为一材料，该材料是包含来自周期表的第二族iv、v以及vi的过渡金属的金属硼化物、金属磷化物和金属锑化物的类别。所述过渡金属可为钛、锆、铪、钒、铌、钽、铬、钼或钨。在一些实施例中，该材料可为二硼化钛(titanium diboride)、二硼化锆(zirconium diboride)、二硼化铪(hafnium diboride)、磷化钛(titanium phosphide)、磷化锆(zirconium phosphide)、磷化铪(hafnium phosphide)、锑化钛(titanium antimonide)、锑化锆(zirconium antimonide)或锑化铪(hafnium antimonide)。前述的材料是可具有一高的热稳定度以及绝佳的导电性，该导电性的特定电阻可小于20μω-cm。
145.请参考图6，一第二遮罩层607可形成在该层第一导电材料605上。第二遮罩层607可为一光阻层，并可具有共享导电层303的一图案。
146.请参考图7，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层第一导电材料605的一些部分以及第一隔离层301的一些部分。在蚀刻制程之后，该层第一导电材料605可转换成共享导电层303，并可削减第一隔离层301。可暴露下导电结构200的所述平坦部200f的一部分。在蚀刻制程之后，可移除第二遮罩层607。
147.请参考图7，共享导电层303可包括一连接部303c以及多个下部303b。共享导电层303的连接部303c可水平地在基底101的上表面101ts上方以及在第一隔离层301的平坦部301f上。共享导电层303的连接部303c可具有一厚度t2，是介于大约到大约之间。共享导电层303的各下部303b可从共享导电层303的连接部303c朝下延伸而朝向基底101。第一隔离层301的凸部301c-1、301c-3可围绕共享导电层303的各下部303b。
148.应当理解，如文中使用的「一元件a围绕一元件b」(或类似语言)是意指该元件a至少部分围绕该元件b，但并不需要意指该元件a完全包围该元件b。
149.请参考图7，下导电结构200、第一隔离层301以及共享导电层303是一起配置成第一电容器单元cap1。
150.请参考图1、图8及图9，多个第一间隙子401可形成在共享导电层303的各侧壁303s上。
151.请参考图8，可形成一层第一隔离材料609以覆盖基底101的上表面101ts、第一隔离层301的各侧壁、共享导电层303的各侧壁303s与各上表面。在一些实施例中，所述第一间隙子401可具有一厚度t3，是介于大约1nm到大约3nm之间。在一些实施例中，举例来说，第一隔离材料609可为一半导体氧化物、一半导体氮化物、一半导体碳化物、一半导体氮氧化物或其组合。
152.请参考图9，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层第一隔离材料609的一些部分，且同时将该层第一隔离材料609转换成所述第一间隙子401。所述第一间隙子401可对在水平方向的共享导电层303提供额外的电性绝缘。
153.请参考图1及图10，在步骤s19，一第二隔离层305可共形地形成在共享导电层303上。
154.请参考图10，可形成第二隔离层305以覆盖基底101的上表面101ts、所述第一间隙子401以及共享导电层303。第二隔离层305的一宽度w2可大于共享导电层303的一宽度w1。第二隔离层305可包含与第一隔离层301相同的材料，但并不以此为限。第二隔离层305可将共享导电层303与将于后制造且位在第二隔离层305上的所述导电特征电性绝缘。
155.应当理解，一「宽度(width)」是意指在各图式中的一元件(例如一层、沟槽、孔、开孔等等)从该元件的一侧表面量测到一相对表面的一尺寸。所意指处，术语厚度(thickness)是可取代「宽度(width)」。
156.请参考图1及图11，在步骤s21，一上导电层307可形成在第二隔离层305上。
157.请参考图11，可形成一层间介电质403-1以覆盖第二隔离层305。可执行一平坦化制程，例如化学机械研磨，直到第二隔离层305的上表面305ts暴露为止，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。一层间介电质403-3可依序地形成在层间介电质403-1上。层间介电质403-1、403-3可包含一低介电常数的介电材料，例如磷硅酸盐玻璃(phosphosilicate glass)、硼磷硅酸盐玻璃(borophosphosilicate glass)、氟化硅酸盐玻璃(fluorinated silicate glass)、旋涂玻璃(spin-on-glass)、旋涂聚合物(spin-on-polymers)、硅碳材料或其组合。层间介电质403-1、403-3可当作一绝缘体，其是支撑并绝缘将于后详述的上导电层307。
158.请参考图11，上导电层307可形成在第二隔离层305上并在层间介电质403-3中。上导电层307的一宽度w3可小于共享导电层303的一宽度w1。在一些实施例中，举例来说，上导电层307可包含多晶硅、掺杂多晶硅、多晶硅锗、掺杂多晶硅锗、铝、铜、铂、金、钛、氮化钛、钽、氮化钽、钨、氮化钨或金与铜的合金。举例来说，上导电层307可包含铜，且其制作技术可包含一镶嵌(damascene)制程。在一些实施例中，上导电层307可包含与共享导电层303相同的材料。
159.请参考图11，共享导电层303、第二隔离层305以及上导电层307一起配置成一第二电容器单元cap2。
160.请参考图1及图12，在步骤s23，可形成一连接结构500以电性耦接下导电结构200
以及上导电层307。
161.请参考图12，连接结构500可包括导电线501-1、501-3以及导电通孔503-1、503-3、503-5、503-7。导电线501-1、501-3可形成在层间介电质403-3上，并可水平地设置。可形成导电通孔503-1以电性连接导电线501-1以及共享导电层303。可形成导电通孔503-3以电性连接导电线501-3以及上导电层307。可形成导电通孔503-5以电性连接导电线501-3以及下导电结构200。导电通孔503-7可形成在导电线501-3上。
162.在一些实施例中，举例来说，导电线501-1、501-3以及导电通孔503-1、503-3、503-5、503-7可包含导电金属氮化物(例如氮化钛或氮化钽)或金属(例如钛、钽、钨、铜或铝)。
163.应当理解，为了清楚，在图12中可省略支撑并绝缘导电线501-1、501-3以及导电通孔503-1、503-3、503-5、503-7的层间介电质。
164.请参考图12及图13，第一电容器单元cap1以及第二电容器单元cap2可堆叠在一起并可通过连接结构500而平行地电性耦接，以增加电容密度。据此，可增加半导体元件1a的有效电容。结果，可改善半导体元件1a的效能。
165.图14及图15例示本公开另一实施例的制备一半导体元件1b的一流程的剖视示意图。
166.请参考图14，一中间半导体元件的制作技术可包含类似于图2到图7所述的一程序。可形成层间介电质403-1以覆盖基底101的上表面101ts、第一隔离层301以及共享导电层303。可执行一平坦制程，例如化学机械研磨，直到共享导电层303的上表面303ts暴露为止，以提供一大致平坦表面给接下来的处理步骤。接下来，第二隔离层305可形成在共享导电层303上以及在层间介电质403-1上。第二隔离层305的宽度w2可大于共享导电层303的宽度w1。
167.请参考图15，层间介电质403-3、上导电层307以及连接结构500的制作技术可包含类似于如图11及图12所述的一程序。
168.图16到图19例示本公开一些实施例的各半导体元件1c、1d、1e、1f的剖视示意图。
169.请参考图16，半导体元件1c可具有类似于如图15所述的一结构。在图16中类似于或相同于图15的元件是已以类似元件编号进行标示，且已省略其重复描述。第二隔离层305的宽度w2可小于共享导电层303的宽度w1。
170.请参考图17，半导体元件1d可具有类似于如图12所述的一结构。在图17中类似于或相同于图12的元件是已以类似元件编号进行标示，且已省略其重复描述。
171.请参考图17，半导体元件1d可包括一第一阻障层405以及一第二阻障层407。第一阻障层405可设置在第一隔离层301与共享导电层303之间。第二阻障层407可设置在第二隔离层305与上导电层307之间。第一阻障层405与第二阻障层407可具有厚度，是介于大约到大约之间，或是介于大约到大约之间。举例来说，第一阻障层405与第二阻障层407可包含钛、氮化钛、氮化硅钛、钽、氮化钽、氮化硅钽或其组合。第一阻障层405可改善在第一隔离层301与共享导电层303之间的粘性。第二阻障层407可改善第二隔离层305与上导电层307之间的粘性。
172.请参考图18，半导体元件1e可具有类似于如图12所述的一结构。在图18中类似于或相同于图12的元件是已以类似元件编号进行标示，且已省略其重复描述。
173.请参考图18，半导体元件1e可包括一界面层409。界面层409可设置在第一隔离层
301与下导电结构200之间。界面层409可具有一厚度，是介于大约到大约之间，或是介于大约到大约之间。在半导体元件1e的制造期间，界面层409可帮助第一隔离层301的形成。
174.请参考图19，半导体元件1f可具有类似于如图12所述的一结构。在图19中类似于或相同于图12的元件是已以类似元件编号进行标示，且已省略其重复描述。
175.请参考图19，半导体元件1f可包括一辅助导电层411。辅助导电层411可设置在导电通孔503-5与下导电结构200的所述平坦部200f之间。辅助导电层411可具有一厚度，是介于大约2nm到大约20nm之间。举例来说，辅助导电层411可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。辅助导电层411可降低导电通孔503-5与下导电结构200的所述平坦部200f之间的接触电阻。
176.图20及图21例示本公开另一实施例的制备一半导体元件1g的一流程的剖视示意图。
177.请参考图20，基底101与所述第一沟槽701的制作技术可包含类似于如图2所述的一程序。一下导电结构200’可共形地形成在所述第一沟槽701中以及在基底101的上表面101ts上。下导电结构200’可包括多个平坦部200’f以及多个凸部200’c-1、200’c-3。所述平坦部200’f可形成在基底101的上表面101ts上。所述凸部200’c-1、200’c-3可形成在所述第一沟槽701的各侧壁701s与各下表面701b上。下导电结构200”可具有一厚度t5，是介于大约到大约之间。
178.下导电结构200’的制作技术可包含一沉积制程。在一些实施例中，在沉积制程之后可接着执行一蚀刻制程，以削减下导电结构200’。沉积制程可为化学气相沉积、等离子体加强化学气相沉积、物理气相沉积、原子层沉积或类似制程。举例来说，下导电结构200’可包含多晶硅、掺杂多晶硅、多晶硅锗、掺杂多晶硅锗、铝、铜、铂、金、钛、氮化钛、钽、氮化钽、钨、氮化钨或是金与铜的合金。
179.请参考图21，第一隔离层301可共形地形成在基底101的上表面101ts上以及在下导电结构200’上。在一些实施例中，第一隔离层301的平坦部301f可形成在基底101的上表面101ts上以及在下导电结构200’的各平坦部200’f上。第一隔离层301的凸部301c-1、301c-3可形成在下导电结构200’的凸部200’c-1、200’c-3上以及在所述第一沟槽701中。共享导电层303、第二隔离层305、上导电层307、层间介电质403-1与403-3以及连接结构500的制作技术，可包含类似于如图14及图15所述的一程序。
180.请参考图21，下导电结构200’、第一隔离层301以及共享导电层303一起配置成第一电容器单元cap1。共享导电层303、第二隔离层305以及上导电层307一起配置成第二电容器单元cap2。第一电容器单元cap1与第二电容器单元cap2可通过连接结构500而电性平行(electrical parallel)。
181.图22到图24例示本公开另一实施例的制备一半导体元件1h的一流程的剖视示意图。
182.请参考图22，一杂质区103可形成在基底101中。在一些实施例中，杂质区103的制作技术可包含提供一遮罩(图未示)在基底101上并将一离子束指向遮罩的基底101。该遮罩可阻挡所述离子或扩散种类进入基底101，其中所述离子或扩散种类是穿过在该遮罩中的
一开孔，以形成杂质区103。在一些实施例中，杂质区103的制作技术可包含使用一氯氧化磷掺杂(phosphorous oxychloride doping)方法或一些其他掺杂方法，而不是离子植入。杂质区103可具有第二电类型，该第二电类型是与基底101的第一电类型相反。在一些实施例中，杂质区103的掺杂浓度可介于大约1e19 atoms/cm3到大约1e21 atoms/cm3之间。
183.请参考图23，第一硬遮罩层601可形成在基底101上，并可具有所述第一沟槽701的图案。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除基底101的一些部分且同时形成所述第一沟槽701。在蚀刻制程之后，杂质区103可转换成一下导电结构200”。下导电结构200”可围绕所述第一沟槽701。
184.请参考图24，第一隔离层301、共享导电层303、第二隔离层305、上导电层307、层间介电质403-1与403-3以及连接结构500的制作技术，可包含类似于如图5到图12所述的一程序。
185.请参考图24，下导电结构200”、第一隔离层301以及共享导电层303一起配置成第一电容器单元cap1。共享导电层303、第二隔离层305以及上导电层307一起配置成第二电容器单元cap2。第一电容器单元cap1与第二电容器单元cap2可通过连接结构500而电性平行(electrical parallel)。
186.图25到图29例示本公开另一实施例的制备一半导体元件1i的一流程的剖视示意图。
187.请参考图25，基底101与所述第一沟槽701的制作技术可包含类似于如图2所述的一程序。可形成一覆盖层413以覆盖基底101的上表面101ts以及所述第一沟槽701的各上部。可形成多个覆盖层413以覆盖基底101的上表面101ts以及所述第一沟槽701的各侧壁701s的各上部。
188.在一些实施例中，举例来说，所述覆盖层413可包含氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。所述覆盖层413的制作技术可包含一沉积制程，例如一原子层沉积方法，其是精确地控制该原子层沉积方法的一第一前驱物的数量。
189.在一些实施例中，当所述覆盖层413由氧化铝所制时，原子层沉积方法的第一前驱物可为三甲基铝(trimethylaluminum)，而原子层沉积方法的一第二前驱物可为水或臭氧。
190.在一些实施例中，当所述覆盖层413由氧化铪所制时，原子层沉积方法的第一前驱物可为四氯化铪(hafnium tetrachloride)、三级丁氧化铪(hafnium tert-butoxide)、二甲基酰胺铪(hafnium dimethylamide)、甲基乙基酰胺铪(hafnium ethylmethylamide)、二乙基酰胺铪(hafnium diethylamide)或甲氧基-三级丁氧化铪(hafnium methoxy-t-butoxide)，而原子层沉积方法的第二前驱物可为水或臭氧。
191.在一些实施例中，当所述覆盖层413由氧化锆所制时，原子层沉积方法的第一前驱物可为四氯化锆(zirconium tetrachloride)，而原子层沉积方法的第二前驱物可为水或臭氧。
192.在一些实施例中，当所述覆盖层413由氧化钛所制时，原子层沉积方法的第一前驱物可为四氯化钛(titanium tetrachloride)、钛酸四乙酯(tetraethyl titanate)或异丙醇钛(titanium isopropoxide)，而原子层沉积方法的第二前驱物可为水或臭氧。
193.在一些实施例中，当所述覆盖层413由氮化钛所制时，原子层沉积方法的第一前驱物可为四氯化钛(titanium tetrachloride)或氨水(ammonia)。
194.在一些实施例中，当所述覆盖层413由氮化钨所制时，原子层沉积方法的第一前驱物可为六氟化钨(tungsten hexafluoride)或氨水(ammonia)。
195.在一些实施例中，当所述覆盖层413由氮化硅所制时，原子层沉积方法的第一前驱物可为亚硅烷基(silylene)、氯(chlorine)、氨水(ammonia)及/或联氨(dinitrogen tetrahydride)。
196.在一些实施例中，当所述覆盖层413由氧化硅所制时，原子层沉积方法的第一前驱物可为硅四异氰酸酯(silicon tetraisocyanate)或ch3osi(nco)3，而原子层沉积方法的第二前驱物可为水或臭氧。
197.请参考图25，可共形地形成一掺杂物源衬垫(dopant source liner)611以覆盖所述覆盖层413以及所述第一沟槽701的各下部。举例来说，掺杂物源衬垫611可包含砷硅酸盐玻璃(arsenic silicate glass)，并可当作用于形成将于后详述的下导电结构200
”’
的一掺杂物源。
198.请参考图26，可执行一退火(annealing)制程以扩散出掺杂物源衬垫611，以及形成下导电结构200
”’
在多个区域，所述区域是围绕所述第一沟槽701的各下部。
199.请参考图27，可执行一湿蚀刻制程以移除掺杂物源衬垫611。在湿蚀刻制程期间，掺杂物源衬垫611对所述覆盖层413的蚀刻率比，可介于大约15∶1到大约2∶1之间，或是介于大约10∶1到大约2∶1之间。在湿蚀刻制程期间，掺杂物源衬垫611对基底101的蚀刻率比，可介于大约15∶1到大约2∶1之间，或是介于大约10∶1到大约2∶1之间。
200.请参考图28，可共形地形成第一隔离层301以覆盖所述覆盖层413、所述第一沟槽701的各侧壁701s的各下部以及所述第一沟槽701的各下表面701b。
201.请参考图29，可形成共享导电层303以充填所述第一沟槽701，并在第一隔离层301上。在共享导电层303的沉积期间，相对于所述第一沟槽701的各下表面701b上的沉积率，所述覆盖层413可降低所述第一沟槽701的各侧壁701s上的沉积率，以使所述第一沟槽701可被填满，而不会有任何孔洞(void)形成在邻近所述第一沟槽701的各下表面701b处。第二隔离层305、上导电层307、层间介电质403-1与403-3以及连接结构500的制作技术，可包含类似于如图14及图15所述的一程序。
202.请参考图29，下导电结构200
”’
、第一隔离层301以及共享导电层303一起配置成第一电容器单元cap1。共享导电层303、第二隔离层305以及上导电层307一起配置成第二电容器单元cap2。第一电容器单元cap1与第二电容器单元cap2可通过连接结构500而电性平行(electrical parallel)。
203.图30到图33例示本公开另一实施例的制备一半导体元件1j的一流程的剖视示意图。
204.请参考图30，一中间半导体元件的制作技术可包含类似于图25到图28所述的一程序。可形成该层第一导电材料605以充填所述第一沟槽701，并覆盖第一隔离层301。
205.请参考图31，可执行一平坦化制程，例如化学机械研磨，直到基底101的上表面101ts暴露为止，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。在平坦化制程之后，所述覆盖层413可转换成多个套环(collar)隔离层415。该层第一导电材料605可转换成在所述第一沟槽中701的所述下部303b。
206.请参考图32，层间介电质403-1可形成在基底101上，以及一连接部303c可通过一
镶嵌制程而形成在层间介电质403-1中。连接部303c与所述下部303b可一起形成一共享导电层303。下导电结构200
”’
、第一隔离层301以及共享导电层303一起配置成第一电容器单元cap1。
207.请参考图33，第二隔离层305、上导电层307、层间介电质403-3以及连接结构500的制作技术，可包含类似于如图15所述的一程序。共享导电层303、第二隔离层305以及上导电层307一起配置成第二电容器单元cap2。第一电容器单元cap1与第二电容器单元cap2可通过连接结构500而电性平行(electrical parallel)。
208.本公开的一实施例提供一种半导体元件，具有一基底、一第一电容器单元、一第二电容器单元以及一连接结构。该第一电容器单元包括一下导电结构，朝内位在该基底中；以及一共享导电层，位在该下导电结构上，且一第一隔离层插置在该共享导电层与该下导电结构之间。该第二电容器单元包括该共享导电层；以及一上导电层，位在该共享导电层上，且一第二隔离层插置在该共享导电层与该上导电层之间。该连接结构电性连接该下导电结构与该上导电层，以使该第一电容器单元与该第二电容器单元是呈平行。
209.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一第一沟槽在该基底中；掺杂该第一沟槽的各侧壁以及一下表面，以形成一下导电结构；形成一第一隔离层在该下导电结构上以及在该第一沟槽中；形成一共享导电层在该第一隔离层上；形成一第二隔离层在该共享导电层上；形成一上导电层在该第二隔离层上；以及形成一连接结构以电性连接该下导电结构与该上导电层。该下导电结构、该第一隔离层以及该共享导电层一起配置成一第一电容器单元。该共享导电层、该第二隔离层以及该上导电层一起配置成一第二电容器单元。
210.由于本公开该半导体元件的设计，可通过堆叠与电性平行耦接第一电容器单元cap1以及第二电容器单元cap2，以增加电容密度(capacitance density)。据此，可增加半导体元件1a的有效电容，以便改善半导体元件1a的效能。
211.应当理解，「正在形成(forming)」、「已经形成(formed)」以及「形成(form)」的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一元件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
212.应当理解，文中所提到的功能或步骤是可发生不同于各图式中的顺序。举例来说，连续显示的两个图式实际上可以大致同时执行，或者是有时可以相反顺序执行，其是取决于所包含的功能或步骤。
213.应当理解，术语「大约(about)」修饰成分(ingredient)、部件的一数量(quantity)，或是本公开的反应物(reactant)，其是表示可发生的数值数量上的变异(variation)，举例来说，其是经由典型的测量以及液体处理程序(liquid handling procedures)，而该液体处理程序用于制造浓缩(concentrates)或溶液(solutions)。再者，变异的发生可源自于应用在制造组成成分(compositions)或实施所述方法或其类似方式在测量程序中的非故意错误(inadvertent error)、在制造中的差异(differences)、来源
(source)、或成分的纯度(purity)。在一方面，术语「大约(about)」意指报告数值的10％以内。在另一方面，术语「大约(about)」意指报告数值的5％以内。在再另一方面，术语「大约(about)」意指报告数值的10、9、8、7、6、5、4、3、2或1％以内。
214.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
215.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本技术案的权利要求内。