多晶硅-绝缘体-多晶硅电容器及其制作方法与流程

1.本发明涉及半导体技术领域，特别是涉及一种多晶硅-绝缘体-多晶硅(poly-insulator-poly，pip)电容器及其制作方法。


背景技术：

2.随着半导体元件集成度的增加，元件的尺寸逐渐缩小，相对地使半导体芯片内的集成电容器的空间愈来愈小，也因此降低了电容器的电容值。而在进入深次微米(deep sub-micron)的工艺后，集成电容器的电容值降低的问题更为严重。
3.以目前的55纳米技术节点来说，半导体芯片内的集成电容器主要是采用横向耦合的金属-氧化物-金属(metal-oxide-metal，mom)多层堆叠结构来制作。为了承受较高的操作电压，高压(》5v)mom电容器的金属堆叠之间需要具有更宽的宽度，故单位电容会更小，且mom电容器会占用大量面积。对于非常高电压(例如，》10v)mom电容器，上、下金属之间的垂直击穿变成瓶颈，为了增加击穿电压bv，有时需要跳过中间金属层，导致单位电容值进一步降低。


技术实现要素：

4.本发明的主要目的在于提供一种耐高压的多晶硅-绝缘体-多晶硅(pip)电容器及其制作方法，以解决上述现有技术的不足和缺点。
5.本发明一方面提供一种pip电容器，包含：一半导体基底，其上具有一电容形成区域；一第一电容介电层，设置在该电容形成区域上；一第一多晶硅电极，设置在该第一电容介电层上；一第二电容介电层，设置在该第一多晶硅电极上；一第二多晶硅电极，设置在该第二电容介电层上，其中该第一多晶硅电极包含一接触部，该接触部突出超过该第二多晶硅电极的一端面；一第三多晶硅电极，设置在邻近该第二多晶硅电极的一第一侧壁；一第三电容介电层，设置在该第三多晶硅电极和该第二多晶硅电极之间；一第四多晶硅电极，设置在邻近于该第二多晶硅电极的一第二侧壁，其中该第二侧壁和该第一侧壁是相对的；以及一第四电容介电层，设置在该第四多晶硅电极和该第二多晶硅电极之间。
6.根据本发明实施例，该第一多晶硅电极、该第三多晶硅电极和该第四多晶硅电极电连接至一阳极。
7.根据本发明实施例，该第二多晶硅电极电连接至一阴极，又其中，该第三多晶硅电极、该第三电容介电层和该第二多晶硅电极构成一第一电容，该第一多晶硅电极、该第二电容介电层和该第二多晶硅电极构成一第二电容，第二多晶硅电极、该第四电容介电层和该第四多晶硅电极构成一第三电容。
8.根据本发明实施例，一离子阱设置在该电容形成区域内并且电连接至该阴极，又其中，该第三多晶硅电极、该第一电容介电层和该离子阱构成一第四电容，该第一多晶硅电极、第一电容介电层和该离子阱构成一第五电容。
9.根据本发明实施例，该第五电容介电层设置在该第四多晶硅电极和该半导体基底
之间，其中，该第五电容介电层比该第一电容介电层厚，又其中，该第四多晶硅电极、该第五电容介电层和该离子阱构成一第六电容。
10.根据本发明实施例，该第一多晶硅电极的一宽度大于该第二多晶硅电极的一宽度。
11.根据本发明实施例，该第二电容介电层、该第三电容介电层和该第四电容介电层包含一氧化物-氮化物-氧化物介电层。
12.根据本发明实施例，另包含一硬掩模层，覆盖该第二多晶硅电极，又其中，该硬掩模层的一顶面与该第四多晶硅电极的一顶面齐平。
13.根据本发明实施例，该第三电容介电层和该第四电容介电层直接接触该第一多晶硅电极的一顶面。
14.根据本发明实施例，该电容形成区域是一沟槽隔离区域。
15.本发明另一方面提供一种用于形成pip电容器的方法，包含：提供一半导体基底，其上包含一电容形成区域；在该电容形成区域上形成一第一电容介电层；在该第一电容介电层上形成一第一多晶硅电极；在该第一多晶硅电极上形成一第二电容介电层；在该第二电容介电层上形成一第二多晶硅电极；形成一第三多晶硅电极，相邻该第二多晶硅电极的一第一侧壁；形成一第三电容介电层，在该第三多晶硅电极和该第二多晶硅电极之间；形成一第四多晶硅电极，邻近于该第二多晶硅电极的一第二侧壁，其中该第二侧壁和该第一侧壁是相对的；以及形成一第四电容介电层，在该第四多晶硅电极和该第二多晶硅电极之间。
16.根据本发明实施例，该第一多晶硅电极、该第三多晶硅电极和该第四多晶硅电极电连接至一阳极。
17.根据本发明实施例，该第二多晶硅电极电连接至一阴极，又其中，该第三多晶硅电极、该第三电容介电层和该第二多晶硅电极构成一第一电容，该第一多晶硅电极、该第二电容介电层和该第二多晶硅电极构成一第二电容，第二多晶硅电极、该第四电容介电层和该第四多晶硅电极构成一第三电容。
18.根据本发明实施例，另包含：在该电容形成区域内形成一离子阱，其中该离子阱电连接到该阴极，又其中该第三多晶硅电极、该第一电容介电层和该离子阱构成一第四电容，该第一多晶硅电极、第一电容介电层和该离子阱构成一第五电容。
19.根据本发明实施例，另包含：形成一第五电容介质层，在该第四多晶硅电极和该半导体基底之间，其中该第五电容介质层比该第一电容介质层厚，又其中该第四多晶硅电极、该第五电容介电层和该离子阱构成一第六电容。
20.根据本发明实施例，该第一多晶硅电极的一宽度大于该第二多晶硅电极的一宽度。
21.根据本发明实施例，该第二电容介电层、该第三电容介电层和该第四电容介电层包含一氧化物-氮化物-氧化物介电层。
22.根据本发明实施例，另包含：形成一硬掩模层，覆盖该第二多晶硅电极，其中该硬掩模层的一顶面与第四多晶硅电极的一顶面齐平。
23.根据本发明实施例，该第三电容介电层和该第四电容介电层直接接触该第一多晶硅电极的一顶面。
24.根据本发明实施例，该电容形成区域是一沟槽隔离区域。
附图说明
25.图1为本发明实施例所绘示的一种pip电容器的剖面示意图；
26.图2为图1中pip电容器的侧视立体图；
27.图3为图1pip电容器的等效电路图；
28.图4至图8为本发明实施例所绘示的一种形成pip电容器的方法的剖面示意图。
29.符号说明
30.1 集成电容器
31.1a、1b pip电容器
32.100 半导体基底
33.101 离子阱
34.c
1 第一电容
35.c
2 第二电
36.c
3 第三电容
37.c
4 第四电容
38.c
5 第五电容
39.c
6 第六电容
40.ca 电容形成区域
41.cl 中线
42.cp 接触部
43.ct、ct1～ct
4 接触插塞
44.dl
1 第一电容介电层
45.dl
2 第二电容介电层
46.dl
3 第三电容介电层
47.dl
4 第四电容介电层
48.dl
5 第五电容介电层
49.es 端面
50.hm 硬掩模层
51.il 层间介电层
52.p
1 第一多晶硅电极
53.p
2 第二多晶硅电极
54.p
3 第三多晶硅电极
55.p
4 第四多晶硅电极
56.pl
1 第一多晶硅层
57.pl
2 第二多晶硅层
58.s1、s2、s
4 顶面
59.sp
1 第一间隙壁
60.sp
2 第二间隙壁
61.st
1 第一堆叠结构
62.st
2 第二堆叠结构
63.sw
1 第一侧壁
64.sw
2 第二侧壁
具体实施方式
65.在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
66.当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
67.请参阅图1至图3，其中，图1为依据本发明实施例所绘示的一种pip电容器的剖面示意图，图2为图1中pip电容器的侧视立体图，图3为图1pip电容器的等效电路图。如图1所示，本发明集成电容器1包含两个相对于中线cl为镜像对称的pip电容器1a和1b，形成在半导体基底100的电容形成区域ca。根据本发明实施例，电容形成区域ca可以包含一离子阱101，例如一n型阱。在其他实施例中，电容形成区域ca可以包含一沟槽隔离区域，例如，浅沟绝缘结构。以下，以pip电容器1a为例说明。在图2中，仅例示的绘示出pip电容器1a。
68.如图1和图2所示，在电容形成区域ca上形成有一第一电容介电层dl1。在第一电容介电层dl1上，设置有一第一多晶硅电极p1。在第一多晶硅电极p1上，设置有一第二电容介电层dl2。在第二电容介电层dl2上，设置有一第二多晶硅电极p2。如图2所示，第一多晶硅电极p1包含一接触部cp，且接触部cp突出超过第二多晶硅电极p2的一端面es。在邻近第二多晶硅电极p2的一第一侧壁sw1上，设置有一第三多晶硅电极p3。在第三多晶硅电极p3和第二多晶硅电极p2之间，设置有一第三电容介电层dl3。在邻近第二多晶硅电极p2的一第二侧壁sw2，设置有一第四多晶硅电极p4。第二侧壁sw2和第一侧壁sw1是相对的两个侧壁。在第四多晶硅电极p4和第二多晶硅电极p2之间，设置有一第四电容介电层dl4。
69.根据本发明实施例，如图2所示，第一多晶硅电极p1、第三多晶硅电极p3和第四多晶硅电极p4分别通过接触插塞ct1、ct3和ct4电连接至一阳极(anode)。根据本发明实施例，如图2所示，第二多晶硅电极p2通过接触插塞ct2电连接至一阴极(cathode)，其中，如图1所示，第三多晶硅电极p3、第三电容介电层dl3和第二多晶硅电极p2构成一第一电容c1，第一多晶硅电极p1、第二电容介电层dl2和第二多晶硅电极p2构成一第二电容c2，第二多晶硅电极p2、第四电容介电层dl4和第四多晶硅电极p4构成一第三电容c3。根据本发明实施例，离子阱101通过接触插塞ct电连接至阴极，其中，第三多晶硅电极p3、第一电容介电层dl1和离子阱101构成一第四电容c4，第一多晶硅电极p1、第一电容介电层dl1和离子阱101构成一第五电容c5。
70.根据本发明实施例，一第五电容介电层dl5设置在第四多晶硅电极p4和半导体基底100的离子阱101之间，其中，第五电容介电层dl5比第一电容介电层dl1厚，又其中，第四多晶硅电极p4、第五电容介电层dl5和离子阱101构成一第六电容c6。如图3所示，上述第一电容c1至第六电容c6构成并联的电容组态。
71.根据本发明实施例，如图1所示，第一多晶硅电极p1的一宽度略大于第二多晶硅电极p2的一宽度。根据本发明实施例，第二电容介电层dl2、第三电容介电层dl3和第四电容介
电层dl4包含一氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)介电层。根据本发明实施例，pip电容器1a另包含一硬掩模层hm，覆盖第二多晶硅电极p2，其中，硬掩模层hm的一顶面s2与第四多晶硅电极p4的一顶面s4齐平。根据本发明实施例，第三电容介电层dl3和第四电容介电层dl4直接接触第一多晶硅电极p1的一顶面s1。
72.请参阅图4至图8，其为依据本发明实施例所绘示的一种形成pip电容器的方法的剖面示意图，其中相同的区域、层和元件仍沿用相同的标号来表示。如图4所示，首先，提供一半导体基底100，其上包含一电容形成区域ca。在半导体基底100的电容形成区域ca内可以包含一离子阱101，例如一n型阱。在其他实施例中，电容形成区域ca可以包含一沟槽隔离区域，例如，沟渠绝缘结构。在电容形成区域ca上依序形成一第一电容介电层dl1、一第一多晶硅层pl1、一第二电容介电层dl2、一第二多晶硅层pl2和一硬掩模层hm。根据本发明实施例，例如，第一电容介电层dl1可以是氧化硅层。
73.第二电容介电层dl2可以是ono介电层，硬掩模层hm可以是氮化硅层，但不限于此。根据本发明实施例，例如，第二多晶硅层pl2的厚度可以大于第一多晶硅层pl1，但不限于此。
74.如图5所示，接着进行光刻及蚀刻制作工艺，蚀刻硬掩模层hm、第二多晶硅层pl2和第二电容介电层dl2，在第一多晶硅层pl1上定义出一第一堆叠结构st1，包含第二电容介电层dl2、第二多晶硅电极p2和硬掩模层hm。然后，在第一堆叠结构st1的两相对侧壁上形成第一间隙壁sp1，例如，氧化硅-氮化硅(oxide-nitride，on)间隙壁。
75.如图6所示，继续进行光刻及蚀刻制作工艺，蚀刻第一多晶硅层pl1，在第一电容介电层dl1上定义出一第二堆叠结构st2，包含第一多晶硅电极p1、第二电容介电层dl2、第二多晶硅电极p2、硬掩模层hm和第一间隙壁sp1。根据本发明实施例，第一多晶硅电极p1的侧壁约略与第一间隙壁sp1的外表面切齐。根据本发明实施例，第一多晶硅电极p1的宽度大于该第二多晶硅电极p2的宽度。根据本发明实施例，如图2所示，第一多晶硅电极p1包含一接触部cp，且接触部cp突出超过第二多晶硅电极p2的一端面es。
76.如图7所示，接着在第二堆叠结构st2两侧壁上形成第二间隙壁sp2，例如，氧化硅间隙壁。然后，分别在第二堆叠结构st2两侧形成第三多晶硅电极p3和第四多晶硅电极p4。形成第三多晶硅电极p3和第四多晶硅电极p4的方法，例如，先全面沉积一多晶硅层，然后进行化学机械研磨(chemical mechanical polishing，cmp)制作工艺，平坦化多晶硅层，直到显露出硬掩模层hm。根据本发明实施例，硬掩模层hm的一顶面s2与第四多晶硅电极p4的一顶面s4齐平。
77.如图8所示，最后进行沉积制作工艺，例如，化学气相沉积(chemical vapor deposition，cvd)制作工艺，在半导体基底100上沉积一层间介电层il。然后，利用显影制作工艺及蚀刻制作工艺，在层间介电层il中形成接触插塞ct、ct1～c
t4
，使第一多晶硅电极p1、第三多晶硅电极p3和第四多晶硅电极p4分别通过接触插塞ct1、ct3和ct4电连接至阳极，使离子阱101和第二多晶硅电极p2分别通过接触插塞ct、ct2电连接至阴极。
78.本发明的主要优点在于可以在半导体制作工艺的前段制作工艺形成高密度的pip电容器，其具有高电容值，并且能够耐高电压(例如，》10v)。此外，本发明pip电容器的制作方法可以与嵌入式闪存存储器制作工艺相容，例如，esf3(第三代superflash)平台。
79.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。