三维闪存器件及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种三维闪存器件及其制备方法。


背景技术：

2.闪存作为电可擦除且可编程的只读存储器的一种特殊结构，如今已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。nand flash闪存和nor flash闪存是市场上两种主要的非易失闪存技术，由于nand flash闪存的结构与nor flash闪存的结构不同，nand flash闪存常采用三维堆叠方式制造，闪存中沟道方向垂直于衬底的表面，使得nand flash闪存的集成度较高；而nor flash闪存的结构一般为平面型，而平面型的结构会受到工艺节点的限制导致闪存器件中闪存单元的密度受限，从而使闪存器件的集成度较低，体积较大；若采用三维堆叠方式制造nor flash闪存，nor flash闪存中的源区、漏区、控制栅及选择栅将会垂直堆叠，使得工艺集成困难。


技术实现要素：

3.本发明的目的在于提供一种三维闪存器件及其制备方法，便于提高闪存器件的集成度。
4.为了达到上述目的，本发明提供了一种三维闪存器件，包括：
5.衬底，
6.有源结构层，位于所述衬底上，包括多个第一条状结构和至少两个第二条状结构，所述第一条状结构向y方向延伸且沿x方向间隔排列，所述第二条状结构向x方向延伸且沿y方向间隔排列，所述第二条状结构与所述第一条状结构交错且位于所述第一条状结构的外侧，所述第一条状结构和所述第二条状结构均包括垂直于所述衬底表面间隔堆叠的多个有源层，且所述第二条状结构的一端设置有阶梯结构，所述阶梯结构中的多个所述有源层的长度由下至上逐渐减小呈阶梯状；
7.栅极结构，位于所述衬底上，包括间隔且平行排列的多个控制栅和多个选择栅，所述控制栅和和所述选择栅均横跨所述第一条状结构，填充所述有源层之间的间隔空隙并环绕所述有源层；
8.电极线结构，平行于所述衬底的表面设置，包括多条字线、多条选择线、多条位线及多条公共源极线，
9.多条所述字线对应连接多个所述控制栅；
10.多条所述选择线对应连接多个所述选择栅；
11.多条所述位线对应连接相邻所述选择栅之间所述有源层；
12.多条公共源极线对应连接所述阶梯结构上的多个所述有源层。
13.可选的，所述控制栅和所述有源层之间还形成有第一栅氧层，所述第一栅氧层包括ono叠层结构。
14.可选的，所述选择栅和所述有源层之间还形成有第二栅氧层，所述第二栅氧层包
括氧化硅。
15.可选的，所述控制栅和所述选择栅的侧壁均形成有第一侧墙。
16.可选的，所述第二条状结构和未被所述栅极结构覆盖的第一条状结构的侧壁均形成有第二侧墙，所述第二侧墙填充除所述栅极结构之外的所述有源层之间的间隔空隙。
17.可选的，所述栅极结构和所述衬底之间还形成有衬垫氧化层。
18.可选的，多条所述字线、多条所述选择线、多条所述位线及多条所述公共源极线通过多个接触插塞分别对应连接多个所述控制栅、多个所述选择栅、相邻所述选择栅之间的多个所述有源层及所述阶梯结构上的多个所述有源层；其中，
19.多条所述字线平行于所述衬底表面并沿y方向排列；
20.多条所述选择线平行于所述衬底表面并沿y方向排列；
21.多条所述位线平行于所述衬底表面并沿x方向排列；
22.多条所述公共源极线平行于所述衬底表面并沿x方向排列。
23.相应的，本发明还提供一种三维闪存器件的制备方法，包括：
24.提供衬底，所述衬底上形成有垂直于所述衬底表面交替堆叠的多个牺牲层和多个有源层；
25.刻蚀所述有源层和牺牲层，形成多个向y方向延伸且沿x方向间隔排列的第一条状结构和至少两个向x方向延伸且沿y方向间隔排列的第二条状结构，所述第二条状结构与所述第一条状结构交错且位于所述第一条状结构的外侧；
26.形成多个伪栅，多个所述伪栅沿x方向横跨在所述第一条状结构上且沿y方向间隔排列；
27.去除多个所述伪栅覆盖之外的牺牲层；
28.在所述第二条状结构的一端形成阶梯结构，使所述第二条状结构中多个有源层的长度由下至上逐渐减小呈阶梯状；以及，
29.去除所述伪栅及所述伪栅覆盖下的牺牲层后填充栅极材料形成栅极结构。
30.可选的，所述牺牲层的材料包括硅锗，所述有源层的材料包括硅，所述牺牲层和所述有源层采用选择性外延生长工艺或相变外延工艺形成。
31.可选的，形成所述第一条状结构和所述第二条状结构之后，形成多个所述伪栅之前，还包括：在所述衬底上形成衬垫氧化层，所述衬垫氧化层覆盖部分厚度的所述第一条状结构和所述第二条状结构。
32.可选的，形成多个伪栅之后，去除多个所述伪栅覆盖之外的牺牲层之前，还包括：在多个所述伪栅的侧壁形成第一侧墙。
33.可选的，去除多个所述伪栅覆盖之外的牺牲层之后，在所述第二条状结构的一端形成阶梯结构之前，还包括：在所述第一条状结构和所述第二条状结构的侧壁形成第二侧墙，其中，所述第二侧墙填充去除所述牺牲层留下的间隔空隙。
34.可选的，在所述第二条状结构的一端形成阶梯结构之后，去除所述伪栅及所述伪栅覆盖下的牺牲层之前，还包括：
35.在所述衬底上形成层间介质层，平坦化所述层间介质层以暴露出所述伪栅。
36.可选的，所述栅极包括控制栅和选择栅，去除所述伪栅及所述伪栅覆盖下的牺牲层后填充栅极材料形成栅极的过程包括：
37.去除部分所述伪栅及所述伪栅覆盖下的牺牲层后填充控制栅材料形成控制栅；
38.去除剩余部分所述伪栅及所述伪栅覆盖下的牺牲层后填充选择栅材料形成选择栅。
39.可选的，去除部分所述伪栅及所述伪栅覆盖下的牺牲层之后，填充控制栅材料形成所述控制栅之前，还包括：形成第一栅氧层，所述控制栅通过所述第一栅氧层环绕所述有源层。
40.可选的，去除剩余部分所述伪栅及所述伪栅覆盖下的牺牲层之后，填充选择栅材料形成所述选择栅之前，还包括：形成第二栅氧层，所述选择栅通过所述第二栅氧层环绕所述有源层。
41.可选的，成栅极之后还包括形成电极线结构，所述电极线结构平行于所述衬底的表面，包括：多条字线、多条选择线、多条位线及多条公共源极线，
42.其中，
43.多条所述字线对应连接多个所述控制栅；
44.多条所述选择线对应连接多个所述选择栅；
45.多条所述位线对应连接相邻所述控制栅之间所述有源层；
46.多条公共源极线对应连接所述阶梯结构上的多个所述有源层。
47.可选的，形成栅极结构之后，形成电极线结构之前，还包括：形成多个接触插塞，多条所述字线、多条所述选择线、多条所述位线及多条所述公共源极线通过多个所述插塞分别对应连接多个所述控制栅、多个所述选择栅、相邻所述选择栅之间的多个所述有源层及所述阶梯结构上的多个所述有源层；
48.综上，本发明提供的三维闪存器件及其制备方法中，包括衬底、有源结构层、栅极结构及电极线结构，所述有源结构层包括多个第一条状结构和至少两个第二条状结构，所述第二条状结构与所述第一条状结构交错且位于所述第一条状结构的外侧，所述第一条状结构和所述第二条状结构均包括垂直于所述衬底表面间隔堆叠的多个有源层，且所述第二条状结构的一端设置有阶梯结构，所述阶梯结构中的多个所述有源层的长度由下至上逐渐减小呈阶梯状，栅极结构，包括间隔且平行排列的多个控制栅和多个选择栅，所述控制栅和和所述选择栅均横跨所述第一条状结构，填充所述有源层之间的间隔空隙并环绕所述有源层，电极线结构包括平行于所述衬底的表面设置的多条字线、多条选择线、多条位线及多条公共源极线。本发明提供的三维闪存器件中有源层垂直于衬底的表面堆叠设置，位线、选择栅、控制栅及公共源极线均平行于衬底的表面设置，降低了闪存器件集成的难度。
附图说明
49.图1为本发明一实施例提供的三维闪存器件的制备方法的流程图；
50.图2a～图2m为本发明一实施例提供的三维闪存器件的制备方法中相应步骤的三维结构示意图；
51.图3a为本发明一实施例提供的三维闪存器件中控制栅沿x方向的部分剖面示意图；
52.图3b为本发明一实施例提供的三维闪存器件中选择栅沿x方向的部分剖面示意图。
53.其中，附图标记为：
54.100-衬底；101-牺牲层；102-有源层；103-硬掩膜层；104-隔离沟槽；105-衬垫氧化层；110-有源结构层；110a-第一条状结构；110b-第二条状结构；111-阶梯结构；120-位栅；120a-第一侧墙；120b-第二侧墙；130-层间介质层；200-栅极结构；210-控制栅；220-选择栅；211-第一栅氧层；220-第二栅氧层；300-电极线结构；300-电极线结构；301-字线；302-选择线；303-位线；304-公共源极线；310-接触插塞。
具体实施方式
55.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
56.一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
57.应当容易理解，在本公开中的“在
…
上”、“在
…
上方”和“在
…
之上”的含义应该以最广泛的方式来解释，使得“在
…
上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在
…
上方”或“在
…
之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
58.此外，诸如“在
…
下面”、“在
…
下方”、“下部”、“在
…
上方”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。
59.如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或过孔触点)以及一个或多个电介质层。
60.如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。
61.如本文所用，术语“三维闪存器件”是指具有在横向定向的衬底上的垂直定向的存储器单元晶体管串(本文中又被称为“存储器串”)以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所用，术语“垂直/垂直地”标称地意味着垂直于衬底的横向表面。
62.图2m为本实施例提供的三维闪存器件的三维结构示意图，图3a为本实施例提供的三维闪存器件中控制栅沿x方向的部分剖面示意图，图3b为本实施例提供的三维闪存器件中选择栅沿x方向的部分剖面示意图。请参考图2m、图3a及图3b，本实施例提供了一种三维闪存器件，包括衬底100、有源结构层110、栅极结构200、电极线结构300。
63.其中，所述有源结构层110位于所述衬底100上，包括多个第一条状结构110a和至少两个第二条状结构110b，所述第一条状结构110a向y方向延伸且沿x方向间隔排列，所述第二条状结构110b向x方向延伸且沿y方向间隔排列，所述第二条状结构110b与所述第一条状结构110a交错且位于所述第一条状结构110a的外侧，所述第一条状结构110a和所述第二条状结构110b均包括垂直于所述衬底100的表面间隔堆叠的多个有源层102，且所述第二条状结构110b的一端设置有阶梯结构111，所述阶梯结构111中的多个所述有源层102的长度由下至上逐渐减小呈阶梯状；
64.所述栅极结构200位于所述衬底100上，包括间隔且平行排列的多个控制栅(cg)210和多个选择栅(sg)220，多个所述控制栅210和多个所述选择栅220均横跨所述第一条状结构110a，填充部分所述有源层102之间的间隔空隙并环绕所述有源层102；
65.所述电极线结构300，平行于所述衬底100的表面设置，包括多条字线(wl)301、多条选择线(ssl)302、多条位线(bl)303及多条公共源极线(csl)304，多条所述字线301对应连接多个所述控制栅210，多条所述选择线302对应连接多个所述选择栅220；多条所述位线303对应连接相邻所述选择栅220之间所述有源层102；多条公共源极线304对应连接所述阶梯结构111上的多个所述有源层102。
66.具体的，如图2a所示，所述衬底100可用于支撑其上的器件结构。所述衬底100可为单晶硅(si)衬底、单晶锗(ge)衬底、绝缘体上硅(soi)衬底或者绝缘体上锗(goi)衬底等。所述衬底100的材料还可为化合物半导体。举例而言，所述衬底100可为砷化镓(gaas)衬底、磷化铟(inp)衬底或碳化硅(sic)衬底等。值得注意的是，本实施例中所述的衬底100还可采用本领域中已知的其它半导体材料中的至少一种制备。
67.所述有源结构层110中多个第一条状结构110a和至少两个第二条状结构110b交错设置。如图2m所示，两个第二条状结构110b位于多个第一条状结构110a的外侧，所述第一条状结构110a和所述第二条状结构110a中多个有源层102垂直于所述衬底100的表面间隔堆叠。如图3a所示，多个所述控制栅210横跨所述第一条状结构110a，填充部分所述有源层102之间的间隔空隙并环绕所述有源层102，所述控制栅210和所述有源层102之间还形成有第一栅氧层211，所述第一栅氧层211可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ono)的叠层结构。如图3a所示，多个所述选择栅220横跨所述第一条状结构110a，填充部分所述有源层102之间的间隔空隙并环绕所述有源层102，所述选择栅210和所述有源层102之间还形成有第二栅氧层221，所述第二栅氧层221例如为氧化硅(sio2)。所述控制栅210环绕所述有源层102垂直堆叠在所述衬底100的表面，形成存储器堆叠层(存储器串)。
68.在本发明的一些实施例中，如图2m所示，所述控制栅210和所述选择栅220的侧壁
均形成有第一侧墙(spacer)120a，所述第二条状结构110b和未被所述栅极结构200覆盖的第一条状结构110a的侧壁均形成有第二侧墙(inner spacer)120b，其中，所述第二侧墙120b填充除所述栅极结构200之外的所述有源层102之间的间隔空隙。另外，所述栅极结构200与所述衬底100之间还形成有衬垫氧化层105，所述第一侧墙120a和所述第二侧墙120b均位于所述衬垫氧化层105之上。所述控制栅210和所述选择栅220的材料均为多晶硅(ploy)，所述导电层102的材料例如为硅(si)，所述衬垫氧化层105的材料例如为氧化硅(sio2)，所述第一侧墙120a和所述第二侧墙120b的材料可以相同也可以不同，例如所述第一侧墙120a和所述第二侧墙120b的材料包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)或其任何组合。
69.进一步的，电极线结构300中多条字线(wl)301、多条选择线(csl)302、多条位线(bl)303及多条公共源极线(ssl)304通过多个接触插塞310分别对应连接多个所述控制栅210、多个所述选择栅220、相邻所述选择栅220之间的多个所述有源层102及所述阶梯结构111上的多个所述有源层102。具体的，多条所述字线(wl)301平行于所述衬底的表面并沿y方向排列；多条所述选择线(csl)302平行于所述衬底的表面并沿y方向排列；多条所述位线(bl)303平行于所述衬底的表面并沿x方向排列；多条所述公共源极线(ssl)304平行于所述衬底的表面并沿x方向排列。
70.继续参考如图2m所示，多个所述控制栅210和多个所述选择栅220间隔横跨在第一条状结构110a，并在x方向平行于所述第二条状结构110b，控制栅210、选择栅220及位于第二条状结构110b上的阶梯结构依次间隔设置，即在三维方向上形成阵列布置的存储单元cell(存储器串)，存储单元位于公共源极线(csl)304和位线(bl)303之间，在有源结构层产生电路回路。本实施例中，有源结构层垂直于衬底的表面堆叠设置，位线(bl)、选择栅(sg)、控制栅(cg)及公共源极线(csl)均平行于衬底的表面设置，降低了闪存器件集成的难度。
71.需要说明的是，上述三维闪存器件的结构设置可用于3d nor flash，也可应用在其他存储器中例如3d nand flash，本发明对此不作限定。另外，本实施例中位线连接相邻选择栅之间的有源层，控制栅位于选择栅与第二条状结构之间，在本发明其他实施例中，也可以根据实际需求相应调整栅极结构的设计。
72.图1为本实施例提供的三维闪存器件的制备方法的流程图。请参考图1，本实施例提供的三维闪存器件的制备方法，包括：
73.步骤s01：提供衬底，所述衬底上形成有垂直于所述衬底表面交替堆叠的多个牺牲层和多个有源层；
74.步骤s02：刻蚀所述有源层和牺牲层，形成多个向y方向延伸且沿x方向间隔排列的第一条状结构和至少两个向x方向延伸且沿y方向间隔排列的第二条状结构，所述第二条状结构与所述第一条状结构交错且位于所述第一条状结构的外侧；
75.步骤s03：形成多个伪栅，多个所述伪栅沿x方向延伸横跨所述第一条状结构且沿y方向间隔排列；
76.步骤s04：去除多个所述伪栅覆盖之外的牺牲层；
77.步骤s05：在所述第二条状结构的一端形成阶梯结构，使所述第二条状结构中多个有源层的长度由下至上逐渐减小呈阶梯状；以及，
78.步骤s06：去除所述伪栅及所述伪栅覆盖下的牺牲层后填充栅极材料形成栅极结
构。
79.图2a～图2m为本实施例提供的三维闪存器件的制备方法的流程图，下面结合图2a～图2m对本实施例提供的三维闪存器件的制备方法进行详细说明。
80.首先，请参考图2a所示，执行步骤s01：提供衬底100，所述衬底100上形成有垂直于所述衬底表面交替堆叠的多个牺牲层101和多个有源层102。
81.所述衬底100可用于支撑其上的器件结构。所述衬底100可为单晶硅(si)衬底、单晶锗(ge)衬底、绝缘体上硅(soi)衬底或者绝缘体上锗(goi)衬底等。所述衬底100的材料还可为化合物半导体。举例而言，所述衬底100可为砷化镓(gaas)衬底、磷化铟(inp)衬底或碳化硅(sic)衬底等。值得注意的是，本实施例中所述的衬底100还可采用本领域中已知的其它半导体材料中的至少一种制备。
82.本实施例中，所述衬底100上形成有多个牺牲层101和多个有源层102交替堆叠的堆叠结构。所述牺牲层101为硅锗(sige)，所述有源层102为硅(si)，所述牺牲层101和所述有源层102可以通过使用衬底100作为籽晶的选择性外延生长工艺或相变外延工艺形成。所述牺牲层101在后续工艺中会被去除替代，在本发明其他实施例中，所述牺牲层101可以选择容易被刻蚀去除的材料，例如氮化硅，所述有源层102也可以选择其他导电材料，另外，多个牺牲层101和多个有源层102形成方法可包括诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺。
83.在堆叠结构中，多个牺牲层101的厚度可相同也可不相同，多个有源层102的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在有源层102的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，有源层102堆叠的层数可为8层、32层、64层、128层等，有源层102的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计有源层102的堆叠层数及堆叠高度，本技术对此不做具体的限定。
84.接着，参考图2b所示，执行步骤s02，刻蚀所述有源层102和牺牲层101，形成多个向y方向延伸且沿x方向间隔排列的第一条状结构110a和至少两个向x方向延伸且沿y方向间隔排列的第二条状结构110b，所述第二条状结构110b与所述第一条状结构110a交错且位于所述第一条状结构110a的外侧。
85.具体的，在多个牺牲层101和多个有源层102交替堆叠的堆叠结构上形成硬掩膜层103，采用沟槽刻蚀工艺依次刻蚀所硬掩膜层103、有源层102及牺牲层101，形成隔离沟槽104。所述隔离沟槽104将所述堆叠结构划分为纵横交错的第一条状结构110a和第二条状结构110b，所述第一条状结构110a多个向y方向延伸且沿x方向间隔排列，所述第二条状结构110b向x方向延伸且沿y方向间隔排列的第二条状结构110b，且所述第二条状结构110b位于所述第一条状结构110a的外侧，所述第一条状结构110a和所述第二条状结构110b构成有源结构层110。
86.在本发明的一些实施例中，刻蚀第一条状结构110a和所述第二条状结构110b后，还包括在所述衬底100上形成衬垫氧化层105，所述衬垫氧化层105覆盖部分厚度的叠层结构，作为后续形成的栅极结构与衬底100之间的衬垫氧化层。进一步的，也可以依次刻蚀所硬掩膜层103、有源层102、牺牲层101及部分厚度的衬底100，使所述隔离沟槽104深入衬底100，然后在所述衬底100上形成所述衬垫氧化层105，具体工艺选择可以依据实际需求设置，在此不作具体限定。
87.接着，参考图2c所示，执行步骤s03，形成多个伪栅120，多个所述伪栅120沿x方向横跨所述第一条状结构且沿y方向间隔排列。具体的，所述伪栅120的材料为多晶硅，多个所述伪栅120横跨在两个第二条状结构110b之间的所述第一条状结构110a。
88.接着，参考图2d～图2f所示，执行步骤s04，去除多个所述伪栅120覆盖之外的牺牲层101。
89.在去除多个所述伪栅120覆盖之外的牺牲层101之前还包括，在多个所述伪栅120的侧壁形成第一侧墙(spacer)120a，如图2d所示。接着，去除多个所述伪栅120覆盖之外的牺牲层101，在所述第一侧墙(spacer)120a和伪栅120的覆盖下，位于伪栅120下第一条状结构110a中的牺牲层101保留，如图2e所示。另外，在去除多个所述伪栅120覆盖之外的牺牲层101之后还包括，在所述第一条状结构110a和所述第二条状结构110b的侧壁形成第二侧墙(inner spacer)120b，其中，所述第二侧墙120填充去除所述牺牲层101留下的间隔空隙，如图2f所示。所述第一侧墙120a和所述第二侧墙120b的材料可以相同也可以不同，例如所述第一侧墙120a和所述第二侧墙120b的材料包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、高介电常数(高k)电介质或其任何组合，可以采用化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其组合的薄膜沉积工艺形成。
90.接着，参考图2g所示，执行步骤s05，在所述第二条状结构110b的一端形成阶梯结构111，使所述第二条状结构110b中多个有源层102的长度由下至上逐渐减小呈阶梯状。例如可以通过刻蚀工艺刻蚀第二条状结构110b中和有源层102之间填充的第二侧墙120b，使多个有源层102在第二条装结构110b的一端由下至上呈阶梯状暴露展现。可选的，多个有源层102由下至上呈阶梯状暴露展现，对包括所述阶梯结构111在内的第二条状结构110b以及第一条状结构110a上多个所述有源层102进行离子注入，以形成源漏区。
91.在本发明的一些实施例中，在形成阶梯结构111的同时，也可以选定相邻伪栅之间的部分硬掩膜层103进行刻蚀，以暴露出部分顶层的有源层102，作为后续位线的引出接口。
92.接着，参考图2h～图2k所示，执行步骤s06，去除所述伪栅120及所述伪栅120覆盖下的牺牲层101后填充栅极材料形成栅极结构200。所述栅极结构200包括控制栅210和选择栅220，具体形成构成如下：
93.在所述衬底100上形成层间介质层130，平坦化所述层间介质层130以暴露出所述伪栅120，如图2h所示；
94.去除部分所述伪栅120及所述伪栅120覆盖下的牺牲层101后填充控制栅材料形成控制栅210，如图2i～图2j所示；
95.去除剩余部分所述伪栅120及所述伪栅120覆盖下的牺牲层101后填充选择栅材料形成选择栅220，如图2k～图2l所示。
96.进一步的，去除部分所述伪栅120及所述伪栅120覆盖下的牺牲层之后，填充控制栅材料形成所述控制栅210之前，还包括：形成第一栅氧层211，所述控制栅210通过所述第一栅氧层211环绕所述有源层102，如图3a所示。去除剩余部分所述伪栅120及所述伪栅120覆盖下的牺牲层102之后，填充选择栅材料形成所述选择栅220之前，还包括：形成第二栅氧层221，所述选择栅220通过所述第二栅氧层221环绕所述有源层102，如图3b所示。
97.本实施例提供的三维闪存器件的制备方法中，在形成栅极结构200之后还包括形成电极线结构300。如图2m所示，图2m中省略层间介质层130以便展示三维存储器件内部的
结构，所述电极线结构300平行于所述衬底100的表面，包括：多条字线(wl)301、多条选择线(csl)302、多条位线(bl)303及多条公共源极线(ssl)304，其中，多条所述字线301对应连接多个所述控制栅210，多条所述选择线302对应连接多个所述选择栅220，多条所述位线303对应连接相邻所述选择栅220之间所述有源层102，多条公共源极线304对应连接所述阶梯结构111上的多个所述有源层102。多条字线(wl)301、多条选择线(csl)302、多条位线(bl)303及多条公共源极线(ssl)304通过多个接触插塞310分别对应连接多个所述控制栅210、多个所述选择栅220、相邻所述选择栅220之间的多个所述有源层102及所述阶梯结构111上的多个所述有源层102。具体的，多条所述字线(wl)301平行于所述衬底的表面并沿y方向排列；多条所述选择线(csl)302平行于所述衬底的表面并沿y方向排列；多条所述位线(bl)303平行于所述衬底的表面并沿x方向排列；多条所述公共源极线(ssl)304平行于所述衬底的表面并沿x方向排列。
98.综上所述，本发明提供的三维闪存器件及其制备方法中，包括衬底、有源结构层、栅极结构及电极线结构，所述有源结构层包括多个第一条状结构和至少两个第二条状结构，所述第二条状结构与所述第一条状结构交错且位于所述第一条状结构的外侧，所述第一条状结构和所述第二条状结构均包括垂直于所述衬底表面间隔堆叠的多个有源层，且所述第二条状结构的一端设置有阶梯结构，所述阶梯结构中的多个所述有源层的长度由下至上逐渐减小呈阶梯状，栅极结构，包括间隔且平行排列的多个控制栅和多个选择栅，所述控制栅和和所述选择栅均横跨所述第一条状结构，填充所述有源层之间的间隔空隙并环绕所述有源层，电极线结构包括平行于所述衬底的表面设置的多条字线、多条选择线、多条位线及多条公共源极线。本发明提供的三维闪存器件中有源结构层垂直于衬底的表面堆叠设置，位线(bl)、选择栅(sg)、控制栅(cg)及公共源极线(csl)均平行于衬底的表面设置，降低了闪存器件集成的难度。
99.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。