半导体装置的制作方法

半导体装置
1.相关申请的交叉引用
2.本技术要求于2020年12月7日在美国专利和商标局提交的美国临时申请no.63/122,276和于2021年2月18日在韩国知识产权局提交的韩国专利申请no.10-2021-0021748的优先权，该两件申请的全部公开内容以引用方式并入本文中。
技术领域
3.本发明涉及一种半导体装置，更具体地，涉及一种包括mbcfet
tm
4.(多桥接沟道场效应晶体管)的半导体装置。


背景技术：

5.作为一种用于增加半导体装置的密度的缩放技术，已经提出了这样的多栅极晶体管：其中，具有鳍形或纳米线形的多沟道有源图案(或硅主体)形成在衬底上，并且栅极形成在多沟道有源图案的表面上。
6.由于这样的多栅极晶体管使用三维沟道，因此容易执行缩放。此外，即使当不增大多栅极晶体管的栅极长度时，也可以改善电流控制能力。此外，可以有效地抑制沟道区域的电势受漏极电压影响的sce(短沟道效应)。


技术实现要素：

7.本发明的各方面提供了一种能够改善元件性能和可靠性的半导体装置。
8.然而，本发明的各方面不限于本文中所阐述的方面。通过参考以下给出的本发明的详细描述，本发明的以上和其它方面对本发明所属的领域的普通技术人员而言将变得更加显而易见。
9.根据本公开的方面，提供了一种半导体装置，包括：有源图案，其包括下图案和多个片图案，所述下图案在第一方向上延伸，所述多个片图案在垂直于第一方向的第二方向上与下图案间隔开；多个栅极结构，其设置在下图案上以在第一方向上彼此间隔开，并且包括栅电极和栅极绝缘膜，栅电极和栅极绝缘膜包围多个片图案；源极/漏极凹部，其限定在彼此相邻的栅极结构之间；以及源极/漏极图案，其设置在源极/漏极凹部内部，并且包括沿着源极/漏极凹部连续地形成的半导体阻挡膜，其中，源极/漏极凹部包括多个宽度延伸区域，并且其中，宽度延伸区域中的每一个在第一方向上的宽度随着其远离下图案的上表面而增大并且随后减小。
10.根据本公开的方面，提供了一种半导体装置，包括：有源图案，其包括下图案和多个片图案，所述下图案在第一方向上延伸，所述多个片图案在垂直于第一方向的第二方向上与下图案间隔开；多个栅极结构，其设置在下图案上以在第一方向上彼此间隔开，并且包括栅电极和栅极绝缘膜，栅电极和栅极绝缘膜包围多个片图案；源极/漏极凹部，其限定在多个栅极结构中的相邻的栅极结构之间；以及源极/漏极图案，其设置在源极/漏极凹部内部，并且包括沿着源极/漏极凹部连续地形成的半导体阻挡膜，其中，半导体阻挡膜包括沿
着源极/漏极凹部的侧壁和源极/漏极凹部的底表面延伸的衬里部分，并且其中，突出部分在第一方向上从衬里部分突出，并且半导体阻挡膜的突出部分与栅极绝缘膜接触。
11.根据本公开的方面，提供了一种半导体装置，包括：有源图案，其包括下图案和多个片图案，所述下图案在第一方向上延伸，所述多个片图案在垂直于第一方向的第二方向上与下图案间隔开，所述多个栅极结构设置在下图案上以在第一方向上彼此间隔开，并且包括栅电极和栅极绝缘膜，栅电极和栅极绝缘膜包围多个片图案；源极/漏极凹部，其限定在多个栅极结构中的相邻的栅极结构之间；以及源极/漏极图案，其设置在源极/漏极凹部内部，并且包括与栅极绝缘膜、下图案和片图案接触的半导体阻挡膜，其中，栅极结构包括栅极间结构，栅极间结构包括设置在下图案与多个片图案之间以及多个片图案中的相邻的片图案之间的栅电极和栅极绝缘膜，并且其中，多个片图案中的每一个在第一方向上从在第二方向上相邻的栅极间结构的侧壁突出。
附图说明
12.通过参照附图详细地描述本发明的示例性实施例，本发明的以上和其它方面和特征将变得更显而易见，在附图中，同样的标号始终表示同样的元件。在附图中：
13.图1是用于解释根据一些实施例的半导体装置的示例性平面图；
14.图2和图3是沿图1的线a-a和线b-b截取的截面图；
15.图4是用于解释图2的第一片图案的形状的示图；
16.图5至图7是沿图2的线c-c、线d-d和线e-e截取的截面图；
17.图8是图2的区域p的放大图；
18.图9是示意性地示出沿着图2的扫描线(scan line)的锗的分率的示图；
19.图10和图11是用于解释根据一些实施例的半导体装置的示图；
20.图12是用于解释根据一些实施例的半导体装置的示图；
21.图13和图14是用于解释根据一些实施例的半导体装置的示图；
22.图15和图16是用于解释根据一些实施例的半导体装置的示图；
23.图17和图18是用于解释根据一些实施例的半导体装置的示图；
24.图19和图20是用于解释根据一些实施例的半导体装置的示图；
25.图21至图26是用于解释根据一些实施例的半导体装置的示图；
26.图27和图28是用于解释根据一些实施例的半导体装置的示图；
27.图29和图30是用于解释根据一些实施例的半导体装置的示图；
28.图31是用于解释根据一些实施例的半导体装置的示图；
29.图32是用于解释根据一些实施例的半导体装置的示图；
30.图33和图34是用于解释根据一些实施例的半导体装置的示图；
31.图35至图38是用于解释根据一些实施例的半导体装置的示图；
32.图39至图41是用于解释根据一些实施例的半导体装置的示图；
33.以及
34.图42至图49是用于解释根据一些实施例的用于制造半导体装置的方法的中间阶段图。
具体实施方式
35.根据一些实施例的半导体装置可以包括隧穿晶体管(隧穿fet)、三维(3d)晶体管或基于二维材料的晶体管(例如，基于2d材料的fet)和它们的异质结结构。此外，根据一些实施例的半导体装置还可以包括双极结晶体管、横向扩散的金属氧化物半导体(ldmos)等。
36.将参照图1至图9描述根据一些实施例的半导体装置。
37.图1是用于解释根据一些实施例的半导体装置的示例性平面图。图2和图3是沿图1的线a-a和线b-b截取的截面图。图4是用于解释图2的第一片图案的形状的示图。图5至图7是沿图2的线c-c、线d-d和线e-e截取的截面图。图8是图2的区域p的放大图。图9是示意性地示出沿着图2的扫描线(scan line)的锗的分率的示图。
38.为了参考，图2是沿在第一方向d1上延伸的第一下图案bp1截取的示图。图5至图7分别是d1-d2平面上示出的示图。由于图1是示出d1-d2平面的平面图，图5至图7可以是从平面视角示出的截面图。图5是沿第一片图案ns1截取的视图。图6和图7可以各自是切割在第三方向d3上彼此相邻的第一片图案ns1之间的一部分的示图。
39.此外，图1简要地示出了除了第一栅极绝缘膜130、蚀刻停止膜185和层间绝缘膜190之外的其它部件。
40.参照图1至图9，根据一些实施例的半导体装置可以包括第一有源图案ap1、多个第一栅极结构gs1和第一源极/漏极图案150。
41.衬底100可以为体硅或soi(绝缘体上硅)。相反，衬底100可以为硅衬底，或者可以包括但不限于其它材料，例如，硅锗、sgoi(绝缘体上硅锗)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
42.第一有源图案ap1可以设置在衬底100上。第一有源图案ap1可以在第一方向d1上拉长地延伸。例如，第一有源图案ap1可以设置在其中形成有pmos的区域中。
43.第一有源图案ap1可以为多沟道有源图案。第一有源图案ap1可以包括第一下图案bp1和多个第一片图案ns1。第一下图案bp1可以从衬底100突出。第一下图案bp1可以在第一方向d1上纵向延伸。被描述为在特定方向上“纵向”延伸的项目、层或者项目或层的部分具有在特定方向上的长度和垂直于该方向的宽度，其中，长度大于宽度。
44.多个第一片图案ns1可以设置在第一下图案bp1的上表面bp1_us上。多个第一片图案ns1可以在第三方向d3上与第一下图案bp1间隔开。每个第一片图案ns1可以在第三方向d3上彼此间隔开。
45.每个第一片图案ns1可以包括上表面ns1_us和下表面ns1_bs。第一片图案ns1的上表面ns1_us为在第三方向d3上与第一片图案ns1的下表面ns1_bs相对的表面。每个第一片图案ns1可以包括在第一方向d1上彼此相对的第一侧壁ns1_sw1以及在第二方向d2上彼此相对的第二侧壁ns1_sw2。
46.第一片图案ns1的上表面ns1_us和第一片图案ns1的下表面ns1_bs可以通过第一片图案ns1的第一侧壁ns1_sw1和第一片图案ns1的第二侧壁ns1_sw2连接。第一片图案ns1的第一侧壁ns1_sw1连接到以下要描述的第一源极/漏极图案150并且与以下要描述的第一源极/漏极图案150接触。第一片图案ns1的第一侧壁ns1_sw1可以包括第一片图案ns1的端部。例如，第一片图案ns1的所述端部可以定位在第一片图案ns1的上表面ns1_us与第一片图案ns1的下表面ns1_bs之间的中心线处。除非上下文中另外指出，否则如本文中使用的术
语“接触”指直接接触(即，触摸)。
47.在图2和图4中，尽管第一片图案ns1的第一侧壁ns1_sw1示出为朝向第一源极/漏极图案150突出的弯曲表面，但是实施例不限于此。与所示出的不同，在一些实施例中，第一片图案ns1的第一侧壁ns1_sw1可以是弯曲表面部分和平坦表面部分的组合。
48.在图5中，尽管第一片图案ns1的第一侧壁ns1_sw1示出为弯曲表面，但是实施例不限于此。作为示例，与所示出的不同，第一片图案ns1的第一侧壁ns1_sw1可以包括平坦表面部分和弯曲表面部分。作为另一示例，第一片图案ns1的第一侧壁ns1_sw1通常可以为平坦表面。
49.即，第一侧壁ns1_sw1的形状可以根据第一片图案ns1被切割的方向而不同。
50.此外，在图3和图4中，尽管第一片图案ns1的第二侧壁ns1_sw2被示出为弯曲表面部分和平坦表面部分的组合，但是实施例不限于此。例如，第一片图案ns1的第二侧壁ns1_sw2可以为整体弯曲表面或整体平坦表面。
51.第三方向d3可以为与第一方向d1和第二方向d2相交的方向。例如，第三方向d3可以为衬底100的厚度方向。第一方向d1可以为与第二方向d2相交的方向。第一方向d1、第二方向d2和第三方向d3可以彼此垂直。
52.尽管三个第一片图案ns1被示出为在第三方向d3上设置，但这仅为了便于解释，并且实施例不限于此。
53.第一下图案bp1可以通过蚀刻衬底100的一部分来形成，并且可以包括从衬底100生长的外延层。第一下图案bp1可以包括作为元素半导体材料的硅和锗。此外，第一下图案bp1可以包括化合物半导体，并且可以包括例如iv-iv族化合物半导体或iii-v族化合物半导体。
54.例如，iv-iv族化合物半导体可以包括包含碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种或更多种的二元化合物或三元化合物或者通过将这些元素与iv族元素掺杂而获得的化合物。
55.例如，iii-v族化合物半导体可以为通过将作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)和锑(sb)中的一种结合而获得的二元化合物、三元化合物和四元化合物中的至少一种。
56.第一片图案ns1可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体或者iii-v族化合物半导体。每个第一片图案ns1可以包括与第一下图案bp1的材料相同的材料，或者可以包括与第一下图案bp1的材料不同的材料。
57.在根据一些实施例的半导体装置中，第一下图案bp1可以为包括硅的硅下图案，第一片图案ns1可以为包括硅的硅片图案。
58.第一片图案ns1在第二方向d2上的宽度可以与第一下图案bp1在第二方向d2上的宽度成比例地增大或减小。作为示例，尽管在第三方向d3上堆叠的第一片图案ns1在第二方向d2上的宽度被示出为相同，但是这仅是为了便于解释，并且实施例不限于此。与所示出的不同，在一些实施例中，在第三方向d3上堆叠的第一片图案ns1在第二方向d2上的宽度可以随着其远离第一下图案bp1而减小。例如，在第三方向d3上堆叠的第一片图案ns1在第二方向d2上的宽度可以随着距第一下图案bp1的距离在第三方向d3上增大而减小。
59.场绝缘膜105可以形成在衬底100上。场绝缘膜105可以设置在第一下图案bp1的侧
壁上，从而接触第一下图案bp1的侧壁。场绝缘膜105不设置在第一下图案bp1的上表面bp1_us上。
60.作为示例，场绝缘膜105可以完全覆盖第一下图案bp1的侧壁。与所示出的不同，在一些实施例中，场绝缘膜105可以覆盖第一下图案bp1的侧壁的一部分。在这样的情况下，第一下图案bp1的一部分可以在第三方向d3上从场绝缘膜105的上表面突出。在一些实施例中，第一下图案bp1的上表面bp1_us可以比场绝缘膜105的上表面处于更高的竖直水平。
61.每个第一片图案ns1被设置为比场绝缘膜105的上表面处于更高的竖直水平。例如，场绝缘膜105可以包括氧化物膜、氮化物膜、氮氧化物膜或它们的组合膜。尽管场绝缘膜105被示出为单膜，但是这仅是为了便于解释，并且实施例不限于此。
62.多个第一栅极结构gs1可以设置在衬底100上。每个第一栅极结构gs1可以在第二方向d2上纵向延伸。第一栅极结构gs1可以被放置为在第一方向d1上间隔开。第一栅极结构gs1可以在第一方向d1上彼此相邻。
63.第一栅极结构gs1可以设置在第一有源图案ap1上。第一栅极结构gs1可以与第一有源图案ap1相交。第一栅极结构gs1可以与第一下图案bp1相交。第一栅极结构gs1可以包围每个第一片图案ns1。例如，第一栅极结构gs1可以围绕每个第一片图案ns1。例如，第一栅极结构gs1可以包括第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145。
64.第一栅极结构gs1可以包括第一栅极间结构gs1_int，该第一栅极间结构gs1_int设置在在第三方向d3上彼此相邻的第一片图案ns1之间以及第一下图案bp1与第一片图案ns1之间。第一栅极间结构gs1_int可以包括设置在相邻的第一片图案ns1之间以及第一下图案bp1与第一片图案ns1之间的第一栅电极120和第一栅极绝缘膜130。
65.第一栅电极120可以形成在第一下图案bp1上。第一栅电极120可以与第一下图案bp1相交。第一栅电极120可以包围第一片图案ns1。
66.第一栅电极120的一部分可以设置在相邻的第一片图案ns1之间以及第一下图案bp1与第一片图案ns1之间。当第一片图案ns1包括在第三方向d3上彼此相邻的第1_1片图案和第1_2片图案时，第一栅电极120的一部分可以设置在彼此面对的第1_1片图案的上表面ns1_us与第1_2片图案的下表面ns1_bs之间。此外，第一栅电极120的一部分可以设置在第一下图案bp1的上表面bs1_us与第一片图案ns1中的第一最下面的片图案的下表面ns1_bs之间。第1_1片图案可以为第一片图案ns1中的第一最下面的片图案，或者第1_1片图案可以不是第一最下面的片图案ns1。
67.设置在第一下图案bp1与设置在最下部的第一片图案ns1之间的第一栅电极120可以具有在第一方向d1上的第一宽度w11。设置在在第三方向d3上彼此相邻的第一片图案ns1之间的第一栅电极120可以具有在第一方向d1上的第二宽度w12。在根据一些实施例的半导体装置中，第一宽度w11可以与第二宽度w12相同。第一宽度w11和第二宽度w12为包括在第一栅极间结构gs1_int中的第一栅电极120的宽度。
68.第一栅电极120可以包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。例如，第一栅电极120可以包括但不限于氮化钛(tin)、碳化钽(tac)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钽钛(tatin)、氮化钛铝(tialn)、氮化钽铝(taaln)、氮化钨(wn)、钌(ru)、钛
铝(tial)、碳氮化钛铝(tialcn)、碳化钛铝(tialc)、碳化钛(tic)、碳氮化钽(tacn)、钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(ni-pt)、铌(nb)、氮化铌(nbn)、碳化铌(nbc)、钼(mo)、氮化钼(mon)、碳化钼(moc)、碳化钨(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)和它们的组合物中的至少一种。导电金属氧化物和导电金属氮氧化物可以包括但不限于上述材料的氧化形式。
69.第一栅电极120可以设置在以下要描述的第一源极/漏极图案150的两侧上。第一栅极结构gs1可以设置在第一源极/漏极图案150在第一方向d1上的两侧上。
70.作为示例，设置在第一源极/漏极图案150的任一侧上的两个第一栅电极120可以为用作晶体管的栅极的正常栅电极。作为另一示例，设置在第一源极/漏极图案150的一侧上的第一栅电极120用作晶体管的栅极，但是设置在第一源极/漏极图案150的另一侧上的第一栅电极120可以为虚设栅电极。
71.第一栅极绝缘膜130可以沿着场绝缘膜105的上表面和第一下图案bp1的上表面bp1_us延伸。第一栅极绝缘膜130可以包围多个第一片图案ns1。例如，第一栅极绝缘膜130可以围绕多个第一片图案ns1。第一栅极绝缘膜130可以沿着第一片图案ns1的外围设置。第一栅电极120设置在第一栅极绝缘膜130上。第一栅极绝缘膜130设置在第一栅电极120与第一片图案ns1之间。第一栅极绝缘膜130可以接触第一栅电极120的下表面和侧表面。
72.第一栅极绝缘膜130的一部分可以设置在在第三方向d3上彼此相邻的第一片图案ns1之间以及第一下图案bp1与第一片图案ns1之间。当第一片图案ns1包括彼此相邻的第1_1片图案和第1_2片图案时，第一栅极绝缘膜130的一部分可以沿着彼此面对的第1_1片图案的上表面ns1_us和第1_2片图案的下表面ns1_bs延伸。
73.第一栅极绝缘膜130可以包括氧化硅、氮氧化硅、氮化硅或介电常数比氧化硅的介电常数更高的高介电常数材料。例如，高介电常数材料可以包括氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或多种。
74.尽管第一栅极绝缘膜130被示出为单个膜，但是这仅是为了便于解释，并且实施例不限于此。第一栅极绝缘膜130可以包括多个膜。第一栅极绝缘膜130包括设置在第一片图案ns1与第一栅电极120之间的界面层以及高介电常数绝缘膜。
75.根据一些实施例的半导体装置可以包括使用负电容器的nc(负电容)fet。例如，第一栅极绝缘膜130可以包括具有铁电性能的铁电材料膜以及具有顺电性能的顺电材料膜。
76.铁电材料膜可以具有负电容，顺电材料膜可以具有正电容。例如，如果两个或更多个电容器串联连接，并且每个电容器的电容具有正值，则总体电容从单独的电容器中的每一个的电容减小。另一方面，如果串联连接的两个或更多个电容器中的至少一个电容具有负值，则总体电容可以大于单独的电容中的每一个的绝对值，同时具有正值。
77.当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的总体电容值可以增大。通过使用增大的总体电容值，包括铁电材料膜的晶体管可以在室温下具有小于60mv/decade的亚阈值摆幅(ss)。
78.铁电材料膜可以具有铁电性能。例如，铁电材料膜可以包括氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。这里，作为示例，氧化铪锆可以为通过用锆(zr)掺杂氧化铪而获得的材料。作为另一示例，氧化铪锆可以为铪(hf)、锆(zr)和氧(o)
的化合物。
79.铁电材料膜还可以包括掺杂的掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。包括在铁电材料膜中的掺杂剂的类型可以根据包括在铁电材料膜中的铁电材料的类型而不同。
80.当铁电材料膜包括氧化铪时，包括在铁电材料膜中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。
81.当掺杂剂为铝(al)时，铁电材料膜可以包括3至8at％(原子％)的铝。这里，掺杂剂的比率可以为铝与铪和铝之和的比率。
82.当掺杂剂为硅(si)时，铁电材料膜可以包括2至10at％的硅。当掺杂剂为钇(y)时，铁电材料膜可以包括2至10at％的钇。当掺杂剂为钆(gd)时，铁电材料膜可以包括1至7at％的钆。当掺杂剂为锆(zr)时，铁电材料膜可以包括50至80at％的锆。
83.顺电材料膜可以具有顺电性能。例如，顺电材料膜可以包括氧化硅和具有高介电常数的金属氧化物中的至少一种。例如，包括在顺电材料膜中的金属氧化物可以包括但不限于氧化铪、氧化锆和氧化铝中的至少一种。
84.铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜具有铁电性能，但是顺电材料膜可以不具有铁电性能。例如，当铁电材料膜和顺电材料膜包括氧化铪时，包括在铁电材料膜中的氧化铪的晶体结构与包括在顺电材料膜中的氧化铪的晶体结构不同。
85.铁电材料膜可以具有具备铁电性能的厚度。例如，铁电材料膜的厚度可以为但不限于0.5nm至10nm。由于每个铁电材料可以具有呈现出铁电性能的不同临界厚度，因此，铁电材料膜的厚度可以根据铁电材料而改变。
86.作为示例，第一栅极绝缘膜130可以包括一个铁电材料膜。作为另一示例，第一栅极绝缘膜130可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜130可以具有多个铁电材料膜和多个顺电材料膜交替地堆叠的堆叠膜结构。
87.第一栅极间隔件140可以设置在第一栅电极120的侧壁上。第一栅极间隔件140不设置在第一下图案bp1与第一片图案ns1之间，并且不设置在在第三方向d3上彼此相邻的第一片图案ns1之间。
88.第一栅极间隔件140可以包括内侧壁140_isw2和连接侧壁140_isw1。第一栅极间隔件140的内侧壁140_isw2面对第一栅电极120在第二方向d2上延伸的侧壁。第一栅极间隔件140的内侧壁140_isw2可以在第二方向d2上延伸。第一栅极间隔件140的内侧壁140_isw2可以为与面对层间绝缘膜190的外侧壁相对的表面。第一栅极间隔件140的连接侧壁140_isw1连接到第一栅极间隔件140的内侧壁140_isw2。第一栅极间隔件140的连接侧壁140_isw1可以在第一方向d1上延伸。
89.第一栅极绝缘膜130可以沿着第一栅极间隔件140的内侧壁140_isw2延伸。第一栅极绝缘膜130可以与第一栅极间隔件140的内侧壁140_isw2接触。
90.例如，第一栅极间隔件140可以包括氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)、硼氮化硅(sibn)、硼氮氧化硅(siobn)、碳氧化硅(sioc)和它们的组合中的至少一种。尽管第一栅极间隔件140被示出为单个膜，但是这仅是为了便于解释，并且实施例不限于此。
91.第一栅极封盖图案145可以设置在第一栅电极120和第一栅极间隔件140上。例如，第一栅极封盖图案145可以接触第一栅电极120和第一栅极间隔件140的上表面。第一栅极封盖图案145的上表面可以与层间绝缘膜190的上表面设置在同一平面上。与所示出的不同，在一些实施例中，第一栅极封盖图案145可以设置在第一栅极间隔件140之间。
92.例如，第一栅极封盖图案145可以包括氮化硅(sin)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)和它们的组合中的至少一种。第一栅极封盖图案145可以包括相对于层间绝缘膜190具有蚀刻选择性的材料。
93.第一源极/漏极图案150可以形成在第一有源图案ap1上。第一源极/漏极图案150可以设置在第一下图案bp1上。第一源极/漏极图案150连接到第一片图案ns1。第一源极/漏极图案150与第一片图案ns1接触。
94.第一源极/漏极图案150可以设置在第一栅极结构gs1的侧表面上。第一源极/漏极图案150可以设置在在第一方向d1上彼此相邻的第一栅极结构gs1之间。例如，第一源极/漏极图案150可以设置在第一栅极结构gs1的任一侧上。与所示出的不同，在一些实施例中，第一源极/漏极图案150可以设置在第一栅极结构gs1的一侧上，但是可以不设置在第一栅极结构gs1的另一侧上。
95.第一源极/漏极图案150可以包括在使用第一片图案ns1作为沟道区域的晶体管的源极/漏极中。
96.第一源极/漏极图案150可以设置在第一源极/漏极凹部150r内部。第一源极/漏极凹部150r在第三方向d3上延伸。第一源极/漏极凹部150r可以被限定在在第一方向d1上彼此相邻的第一栅极结构gs1之间。
97.第一源极/漏极凹部150r的底表面可以由第一下图案bp1限定。第一源极/漏极凹部150r的侧壁可以由第一片图案ns1和第一栅极间结构gs1_int限定。第一栅极间结构gs1_int的侧壁(图8的gs1_intsw)可以限定第一源极/漏极凹部150r的侧壁的一部分。参照图5至图7，第一源极/漏极凹部150r包括第一栅极间隔件的连接侧壁140_isw1。第一栅极间结构gs1_int的侧壁gs1_intsw可以由第一栅极间结构gs1_int的第一栅极绝缘膜130限定。
98.在设置在最下部处的第一片图案ns1与第一下图案bp1之间，第一栅极绝缘膜130与第一下图案bp1之间的边界可以为第一下图案bp1的上表面bp1_us。换言之，第一下图案bp1的上表面bp1_us可以为设置在最下部处的第一栅极间结构gs1_int与第一下图案bp1之间的边界。第一源极/漏极凹部150r的底表面低于第一下图案bp1的上表面bp1_us。
99.第一源极/漏极凹部150r的侧壁可以具有波形。第一源极/漏极凹部150r可以包括多个宽度延伸区域150r_er。每个第一源极/漏极凹部150r的宽度延伸区域150r_er可以限定在第一下图案bp1的上表面bp1_us上方。
100.第一源极/漏极凹部150r的宽度延伸区域150r_er可以限定在在第三方向d3上彼此相邻的第一片图案ns1之间。第一源极/漏极凹部150r的宽度延伸区域150r_er可以限定在第一下图案bp1与第一片图案ns1之间。第一源极/漏极凹部150r的宽度延伸区域150r_er可以在在第三方向d3上彼此相邻的第一片图案ns1之间延伸。换言之，第一源极/漏极凹部150r的宽度延伸区域150r_er设置在第一片图案ns1之间，并且可以限定在在第一方向d1上彼此相邻的第一栅极间结构gs1_int之间。第一源极/漏极凹部150r的宽度延伸区域150r_er设置在第一片图案ns1与第一下图案bp1之间，并且可以限定在在第一方向d1上彼此相邻
的第一栅极间结构gs1_int之间。
101.每个第一源极/漏极凹部150r的宽度延伸区域150r_er可以包括随着其远离第一下图案bp1的上表面bp1_us而在第一方向d1上具有增大的宽度的部分和在第一方向d1上具有减小的宽度的部分。例如，第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着距第一下图案bp1的上表面bp1_us的距离在第三方向d3上增大而增大并且随后减小。
102.在每个第一源极/漏极凹部150r的宽度延伸区域150r_er中，第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度最大的区域可以定位在设置在最下部的第一片图案ns1与第一下图案bp1之间或者在第三方向d3上彼此相邻的第一片图案ns1之间。例如，宽度延伸区域150r_er可以在第一片图案ns1与第一下图案bp1之间的区域中和/或在在第三方向d3上彼此相邻的第一片图案ns1之间的区域中具有最大宽度。
103.第一源极/漏极图案150可以与第一片图案ns1和第一下图案bp1接触。第一源极/漏极图案150的一部分可以与第一栅极间隔件的连接侧壁140_isw1接触。由于第一栅极间隔件140不设置在相邻的第一片图案ns1之间的第一栅极间结构gs1_int之间，因此，第一栅极绝缘膜130与第一源极/漏极图案150接触。
104.第一源极/漏极图案150可以包括第一半导体阻挡膜151、第一下半导体填充膜152、第一上半导体填充膜153和第一半导体封盖膜154。第一下半导体填充膜152和第一上半导体填充膜153可以包括在第一半导体填充膜中。
105.第一半导体阻挡膜151可以沿着第一源极/漏极凹部150r连续地形成。第一半导体阻挡膜151可以沿着第一源极/漏极凹部150r的侧壁和第一源极/漏极凹部150r的底表面连续地形成。沿着由第一片图案ns1限定的第一源极/漏极凹部150r形成的第一半导体阻挡膜151直接连接到沿着由第一栅极间结构gs1_int限定的第一源极/漏极凹部150r形成的第一半导体阻挡膜151。
106.第一半导体阻挡膜151与第一栅极绝缘膜130、第一片图案ns1和第一下图案bp1接触。
107.第一半导体阻挡膜151可以包括外侧壁151_osw和内侧壁151_isw。第一半导体阻挡膜151的外侧壁151_osw与第一栅极绝缘膜130、第一片图案ns1和第一下图案bp1接触。第一半导体阻挡膜151的外侧壁151_osw直接连接到第一片图案ns1的第一侧壁ns1_sw1。第一半导体阻挡膜151的外侧壁151_osw与第一栅极间结构gs1_int的侧壁(例如，图8的侧壁gs1_intsw)接触。第一半导体阻挡膜151的外侧壁151_osw可以呈现出第一源极/漏极凹部150r的轮廓。
108.第一半导体阻挡膜151的内侧壁151_isw可以为与第一半导体阻挡膜151的外侧壁151_osw相对的表面。第一半导体阻挡膜151的内侧壁151_isw可以限定第一衬里凹部151r。例如，第一衬里凹部151r可以包括其在第一方向d1上的宽度随着距第一下图案bp1的上表面bp1_us的距离在第三方向d3上增大而保持恒定的部分。与所示出的不同，在一些实施例中，第一衬里凹部151r在第一方向d1上的宽度可以随着其远离第一下图案bp1的上表面bp1_us而增大。
109.在图5至图7中，第一半导体阻挡膜151可以包括其在第二方向d2上的宽度随着远离第一半导体阻挡膜151的外侧壁151_osw而减小的部分。例如，第一半导体阻挡膜151可以包括其在第二方向d2上的宽度随着距第一半导体阻挡膜151的外侧壁151_osw的距离在第
三方向d3上增大而减小的部分。第一半导体阻挡膜151的内侧壁151_isw可以包括刻面部分和连接部分。第一半导体阻挡膜151的内侧壁151_isw的刻面部分可以从第一栅极间隔件140的连接侧壁140_isw1延伸。第一半导体阻挡膜151的内侧壁151_isw的刻面部分可以与第一栅极间隔件140的连接侧壁140_isw1形成锐角。第一半导体阻挡膜151的内侧壁151_isw的连接部分可以在第二方向d2上延伸。第一半导体阻挡膜151的内侧壁151_isw的连接部分可以包括弯曲表面部分。
110.第一半导体阻挡膜151可以包括衬里部分151lp和突出部分151pr。第一半导体阻挡膜151的衬里部分151lp可以沿着第一源极/漏极凹部150r的侧壁和第一源极/漏极凹部150r的底表面延伸。第一衬里凹部151r可以由第一半导体阻挡膜151的衬里部分151lp限定。
111.第一半导体阻挡膜151的突出部分151pr可以在第一方向d1上从第一半导体阻挡膜151的衬里部分151lp突出。第一半导体阻挡膜151的突出部分151pr从第一半导体阻挡膜151的沿着第一源极/漏极凹部150r的侧壁延伸的衬里部分151lp突出。
112.在图2和图8中，第一半导体阻挡膜151的突出部分151pr可以基于将第一片图案ns1的在第三方向d3上布置的端部连接的划分连接线151_dcl由第一半导体阻挡膜151的衬里部分151lp划分而来。例如，第一半导体阻挡膜151的沿着第一源极/漏极凹部150r的侧壁延伸的衬里部分151lp可以基于划分连接线151_dcl由第一半导体阻挡膜151的突出部分151pr划分而来。
113.第一半导体阻挡膜151的突出部分151pr可以从第一半导体阻挡膜151的衬里部分151lp朝向第一栅极间结构gs1_int突出。第一半导体阻挡膜151的突出部分151pr可以朝向第一栅极间结构gs1_int的第一栅电极120突出。第一半导体阻挡膜151的突出部分151pr可以与第一栅极间结构gs1_int的第一栅极绝缘膜130接触。
114.换言之，第一片图案ns1在第一方向d1上从在第三方向d3上相邻的第一栅极间结构gs1_int的侧壁gs1_intsw突出。第一片图案ns1从第一栅极间结构gs1_int的侧壁gs1_intsw朝向第一半导体阻挡膜151突出。
115.在根据一些实施例的半导体装置中，第一半导体阻挡膜151的突出部分151pr在第三方向d3上的厚度可以朝向第一栅极间结构gs1_int的第一栅电极120减小。
116.在图2和图8中，第一半导体阻挡膜151的形成与第一栅极间结构gs1_int的第一栅极绝缘膜130的边界的外侧壁151_osw朝向第一栅极间结构gs1_int的第一栅电极120凸出。
117.例如，第一栅极绝缘膜130可以沿着第一半导体阻挡膜151的突出部分151pr与第一栅电极120之间的边界形成有均匀的厚度。
118.在图5至图7中，与第一片图案ns1的第一侧壁ns1_sw1接触的第一半导体阻挡膜151在第一方向d1上的厚度t11小于与第一栅极间结构gs1_int的第一栅极绝缘膜130接触的第一半导体阻挡膜151在第一方向d1上的厚度t12和t13。
119.此外，与第一栅极绝缘膜130接触的部分为第一半导体阻挡膜151的突出部分151pr。即，在图6和图7中，与第一栅极间隔件的连接侧壁140_isw1接触的第一半导体阻挡膜151的相应的厚度t12和t13大于与图5中的第一栅极间隔件140的连接侧壁140_isw1接触的第一半导体阻挡膜151的厚度t11。
120.由于第一半导体阻挡膜151的突出部分151pr被设置为在第一方向d1上与第一栅
极间结构gs1_int叠置，因此，第一半导体阻挡膜151可以防止蚀刻溶液渗透穿过第一栅极间隔件140的连接侧壁140_isw1附近。结果，第一半导体阻挡膜151可以防止第一下半导体填充膜152和第一上半导体填充膜153被蚀刻溶液蚀刻。
121.第一半导体阻挡膜151可以包括例如硅锗。第一半导体阻挡膜151可以包括硅锗膜。第一半导体阻挡膜151可以包括掺杂的p型杂质。例如，p型杂质可以为但不限于硼(b)。
122.第一下半导体填充膜152和第一上半导体填充膜153可以填充第一衬里凹部151r。
123.第一下半导体填充膜152可以设置在第一半导体阻挡膜151上。第一下半导体填充膜152可以沿着第一衬里凹部151r形成。
124.第一下半导体填充膜152可以设置在第一半导体阻挡膜151的内侧壁151_isw上。例如，第一下半导体填充膜152可以与第一半导体阻挡膜151接触。
125.第一下半导体填充膜152可以覆盖第一半导体阻挡膜151的内侧壁151_isw的至少一部分。例如，第一下半导体填充膜152可以完全覆盖第一半导体阻挡膜151的内侧壁151_isw。第一下半导体填充膜152可以覆盖第一半导体阻挡膜151的内侧壁151_isw的刻面部分和第一半导体阻挡膜151的内侧壁151_isw的连接部分。第一下半导体填充膜152可以与第一栅极间隔件140的连接侧壁140_isw1接触。
126.与所示出的不同，在一些实施例中，第一下半导体填充膜152可以不与第一栅极间隔件的连接侧壁140_isw1接触。在这样的情况下，第一下半导体填充膜152不覆盖第一半导体阻挡膜151的内侧壁151_isw的刻面部分的至少一部分。
127.第一上半导体填充膜153设置在第一下半导体填充膜152上。第一上半导体填充膜153可以与第一下半导体填充膜152接触。在图2中，第一上半导体填充膜153的上表面可以从设置在最上部处的第一片图案ns1的上表面ns1_us向上突出。例如，第一上半导体填充膜153的上表面可以比第一片图案ns1中的最上面的一个的上表面ns1_us处于更高的竖直水平。
128.第一下半导体填充膜152和第一上半导体填充膜153可以包括例如硅锗。第一下半导体填充膜152和第一上半导体填充膜153可以各自包括硅锗膜。第一下半导体填充膜152和第一上半导体填充膜153可以各自包括掺杂的p型杂质。
129.第一半导体封盖膜154设置在第一上半导体填充膜153上。第一半导体封盖膜154可以与第一上半导体填充膜153接触。
130.作为示例，第一半导体封盖膜154可以包括硅。第一半导体封盖膜154可以包括硅膜。作为另一示例，第一半导体封盖膜154可以包括硅锗。当第一半导体封盖膜154包括硅锗时，尽管第一半导体封盖膜154的锗的分率可以小于第一半导体阻挡膜151的锗的分率，但是实施例不限于此。尽管第一半导体封盖膜154可以包括但不限于掺杂的p型杂质。
131.与所示出的不同，在一些实施例中，第一源极/漏极图案150可以不包括第一半导体封盖膜154。
132.在图9中，第一半导体阻挡膜151的锗的分率小于第一半导体填充膜152和153的锗的分率。第一下半导体填充膜152的锗的分率小于第一上半导体填充膜153的锗的分率且大于第一半导体阻挡膜151的锗的分率。
133.蚀刻停止膜185可以设置在第一栅极结构gs1的侧壁、第一源极/漏极图案150的上表面和第一源极/漏极图案150的侧壁上。尽管未示出，但是蚀刻停止膜185可以设置在场绝
缘膜105的上表面上。
134.蚀刻停止膜185可以包括相对于随后要描述的层间绝缘膜190具有蚀刻选择性的材料。例如，蚀刻停止膜185可以包括氮化硅(sin)、氮氧化硅(sion)、碳氮氧化硅(siocn)、硼氮化硅(sibn)、硼氮氧化硅(siobn)、碳氧化硅(sioc)和它们的组合中的至少一种。
135.层间绝缘膜190可以设置在蚀刻停止膜185上。层间绝缘膜190可以设置在第一源极/漏极图案150上。层间绝缘膜190可以不覆盖第一栅极封盖图案145的上表面。例如，层间绝缘膜190的上表面可以与第一栅极封盖图案145的上表面设置在同一平面上。例如，层间绝缘膜190和第一栅极封盖图案145的上表面可以彼此共面。
136.例如，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如氟化四乙基原硅酸盐(fteos)、含氢硅酸盐类(hsq)、双苯并环丁烯(bcb)、四甲基原硅酸盐(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基硅烷基硼酸盐(tmsb)、二乙酰氧基二叔丁硅氧烷(dadbs)、三甲基硅烷基磷酸盐(tmsp)、聚四氟乙烯(ptfe)、tosz(tonen硅氮烷)、fsg(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫(诸如聚丙烯氧化、cdo(碳掺杂的氧化硅)、osg(有机硅酸盐玻璃)、silk、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅)或它们的组合物。
137.图10和图11分别是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图9描述的那些不同的点。为了参考，图10和图11是图2的区域p的放大图。
138.参照图10，根据一些实施例的半导体装置还可以包括设置在第一栅极间结构gs1_int与第一半导体阻挡膜151之间的半导体残留图案sp_r。
139.半导体残留图案sp_r可以设置在第一半导体阻挡膜151的突出部分151pr与第一栅极间结构gs1_int的第一栅极绝缘膜130之间。半导体残留图案sp_r可以与第一片图案ns1接触。半导体残留图案sp_r可以与第一半导体阻挡膜151的外侧壁151_osw和第一栅极间结构gs1_int的侧壁gs1_intsw接触。
140.半导体残留图案sp_r可以包括例如硅锗。半导体残留图案sp_r的锗的分率大于第一半导体阻挡膜151的锗的分率。半导体残留图案sp_r可以为去除牺牲图案(例如，图48的牺牲图案sc_l)之后保留的残留物。
141.参照图11，根据一些实施例的半导体装置还可以包括设置在第一栅极间结构gs1_int与第一半导体阻挡膜151之间的气隙ag。
142.气隙ag可以设置在第一半导体阻挡膜151的突出部分151pr与第一栅极间结构gs1_int的第一栅极绝缘膜130之间。气隙ag可以限定在第一半导体阻挡膜151的突出部分151pr、第一栅极间结构gs1_int和第一片图案ns1之间。
143.尽管未示出，但是上述半导体残留图案sp_r或气隙ag可以设置在图6和图7的第一栅极间隔件140的连接侧壁140_isw1附近。
144.图12是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图11描述的那些不同的点。为了参考，图12是图2的区域p的放大图。
145.参照图12，在根据一些实施例的半导体装置中，第一栅极间结构gs1_int的第一栅极绝缘膜130可以包括与第一半导体阻挡膜151接触的接触部分130_cp。
146.第一栅极绝缘膜130的接触部分130_cp可以包括中心部分130_mp和边缘部分130_
ep。第一栅极绝缘膜130的接触部分130_cp的边缘部分130_ep可以与第一片图案ns1的上表面ns1_us和第一片图案ns1的下表面ns1_bs相邻。第一栅极绝缘膜130的接触部分130_cp的中心部分130_mp可以定位在第一栅极绝缘膜130的接触部分130_cp的边缘部分130_ep之间。
147.例如，第一栅极绝缘膜130的接触部分130_cp的边缘部分130_ep的厚度t22大于第一栅极绝缘膜130的接触部分130_cp的中心部分130_mp的厚度t21。
148.换言之，在沿着第一栅电极120与第一半导体阻挡膜151的突出部分151pr之间的边界形成的第一栅极间结构gs1_int的第一栅极绝缘膜130中，第一栅极绝缘膜130的厚度可以随着其远离第一片图案ns1的上表面ns1_us而减小并且随后增大。例如，第一栅极绝缘膜130的厚度可以随着距第一片图案ns1的上表面ns1_us的距离在第三方向d3上增大而减小并且随后增大。
149.尽管图12示出气隙ag设置在第一栅极间结构gs1_int与第一半导体阻挡膜151之间，但是实施例不限于此。与所示出的不同，在一些实施例中，图11中描述的半导体残留图案sp_r可以设置在气隙ag的位置处。
150.图13和图14是用于解释根据一些实施例的半导体装置的示图。图15和图16是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图9描述的那些不同的点。为了参考，图14和图16分别是图13和图15的区域p的放大图。
151.参照图13和图14，在根据一些实施例的半导体装置中，第一半导体阻挡膜151的形成与第一栅极间结构gs1_int的第一栅极绝缘膜130的边界的外侧壁151_osw可以是平坦的。例如，第一半导体阻挡膜151的形成与第一栅极间结构gs1_int的第一栅极绝缘膜130的边界的外侧壁151_osw可以是平坦的。
152.在沿第一下图案bp1延伸所沿的第一方向d1截取的截面图中，第一栅极间结构gs1_int与第一半导体阻挡膜151之间的边界可以是平面。
153.第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着其远离第一下图案bp1的上表面bp1_us而增大并且随后保持恒定。例如，第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着距第一下图案bp1的上表面bp1_us的距离在第三方向d3上增大而增大并且随后保持恒定。此外，第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着其远离第一下图案bp1的上表面bp1_us而保持恒定并且随后减小。例如，第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着距第一下图案bp1的上表面bp1_us的距离在第三方向d3上增大而保持恒定并且随后减小。
154.参照图15和图16，第一半导体阻挡膜151的形成与第一栅极间结构gs1_int的第一栅极绝缘膜130的边界的外侧壁151_osw可以为凹的弯曲表面。
155.在沿第一下图案bp1延伸所沿的第一方向d1截取的截面图中，与第一片图案ns1相似，第一栅极间结构gs1_int可以朝向第一半导体阻挡膜151突出。然而，第一栅极间结构gs1_int不突出到划分连接线151_dcl。
156.第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着其远离第一下图案bp1的上表面bp1_us而增大、减小、增大并且随后再次减小。例如，第一源极/漏极凹部150r的宽度延伸区域150r_er的宽度可以随着距第一下图案bp1的上表面bp1_us的距离在第三方向d3上增大而增大减小增大并且随后再次减小。
157.图17和图18是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图9描述的那些不同的点。
158.参照图17和图18，在根据一些实施例的半导体装置中，第一半导体阻挡膜151可以包括钉扎区域151_pin。沿着第一源极/漏极凹部150r的侧壁延伸的第一半导体阻挡膜151可以包括钉扎区域151_pin。
159.钉扎区域151_pin可以形成在第一半导体阻挡膜151的衬里部分151lp中。例如，钉扎区域151_pin可以形成在在第一方向d1上与第一片图案ns1叠置的位置处。
160.在钉扎区域151_pin中，第一半导体阻挡膜151的厚度可以急剧减小。在钉扎区域151_pin中，第一半导体阻挡膜151的衬里部分151lp的厚度随着其远离第一下图案bp1而减小并且随后增大。例如，钉扎区域151_pin中的衬里部分151lp的厚度可以随着距第一下图案bp1的距离在第三方向d3上增大而减小并且随后增大。
161.从平面视角，第一半导体阻挡膜151的位于钉扎区域151_pin中的内侧壁151_isw包括朝向第一半导体阻挡膜151的外侧壁151_osw缩回的部分。
162.从平面视角，在钉扎区域151_pin中，第一半导体阻挡膜151的内侧壁151_isw可以在第一方向d1上与第一半导体阻挡膜151的外侧壁151_osw间隔开。
163.与所示出的不同，在一些实施例中，第一半导体阻挡膜151的位于钉扎区域151_pin中的内侧壁151_isw可以分离成两个部分。例如，在钉扎区域151_pin中，第一半导体阻挡膜151的内侧壁151_isw可以接合第一半导体阻挡膜151的外侧壁151_osw。
164.尽管附图示出单个第一半导体阻挡膜151包括单个钉扎区域151_pin，但是实施例不限于此。当然，单个第一半导体阻挡膜151可以包括多个钉扎区域151_pin。
165.尽管附图示出第一源极/漏极图案150的一部分包括钉扎区域151_pin，第一源极/漏极图案150的其余部分不包括钉扎区域151_pin，但是实施例不限于此。
166.图19和图20分别是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图9描述的那些不同的点。
167.参照图19，在根据一些实施例的半导体装置中，第一上半导体填充膜153的上表面不包括从设置在最上部处的第一片图案ns1的上表面ns1_us向上突出的部分。
168.尽管第一上半导体填充膜153的上表面被示出为具有凹的弯曲表面，但是实施例不限于此。
169.参照图20，在根据一些实施例的半导体装置中，设置在第一下图案bp1与设置在最下部的第一片图案ns1之间的第一栅电极120的宽度w11大于设置在在第三方向d3上彼此相邻的第一片图案ns1之间的第一栅电极120的宽度w12。
170.在包括在第一栅极间结构gs1_int中的第一栅电极120之中，定位在最下部处的第一栅电极120在第一方向d1上的宽度可以最大。
171.图21至图26是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图9描述的那些不同的点。为了参考，图21是沿图1的线a-a截取的截面图，图22是仅图21的第一半导体阻挡膜151的放大图。图23至图25分别是沿图21的线c-c、线d-d和线e-e截取的截面图。图26是示意性地示出沿图21的扫描线的锗的分率的示图。
172.为了参考，图23是沿第一片图案ns1截取的示图。图24是设置在图23的第一片图案ns1的上表面ns1_us上方的第一栅极间结构gs1_int部分的切割视图。图25是设置在图23的
第一片图案ns1的下表面ns1_bs下方的第一栅极间结构gs1_int部分的切割视图。
173.参照图21至图26，在根据一些实施例的半导体装置中，第一半导体阻挡膜151可以包括第一下半导体阻挡膜151a和第一上半导体阻挡膜151b。
174.第一下半导体阻挡膜151a可以沿着第一源极/漏极凹部150r连续地形成。第一下半导体阻挡膜151a可以沿着第一源极/漏极凹部150r的侧壁和第一源极/漏极凹部150r的底表面连续地形成。
175.第一下半导体阻挡膜151a与第一栅极绝缘膜130、第一片图案ns1和第一下图案bp1接触。第一半导体阻挡膜151的外侧壁151_osw可以由第一下半导体阻挡膜151a限定。
176.第一上半导体阻挡膜151b可以形成在第一下半导体阻挡膜151a上。第一上半导体阻挡膜151b可以沿着第一下半导体阻挡膜151a的轮廓的至少一部分形成。
177.第一衬里凹部151r可以由第一下半导体阻挡膜151a和第一上半导体阻挡膜151b限定。第一半导体阻挡膜151的内侧壁151_isw可以由第一下半导体阻挡膜151a和第一上半导体阻挡膜151b限定。
178.第一衬里凹部151r在第一方向d1上的宽度可以随着其远离第一下图案bp1的上表面bp1_us而增大。例如，第一衬里凹部151r在第一方向d1上的宽度可以随着距第一下图案bp1的上表面bp1_us的距离在第三方向d3上增大而连续地增大。
179.在图22中，第一半导体阻挡膜151的突出部分151pr可以由第一下半导体阻挡膜151a限定。第一半导体阻挡膜151的突出部分151pr可以不包括第一上半导体阻挡膜151b。第一半导体阻挡膜151的衬里部分151lp可以包括第一下半导体阻挡膜151a和第一上半导体阻挡膜151b。
180.在图23至图25中，与第一片图案ns1的第一侧壁ns1_sw1接触的第一下半导体阻挡膜151a在第一方向d1上的厚度t11a小于与第一栅极间结构gs1_int的第一栅极绝缘膜130接触的第一下半导体阻挡膜151a在第一方向d1上的厚度t12a和t13a。
181.在图21、图24和图25中，与第一片图案ns1的上表面ns1_us上方的第一栅极绝缘膜130接触的第一下半导体阻挡膜151a的厚度t12a可以小于与第一片图案ns1的下表面ns1_bs下方的第一栅极绝缘膜130接触的第一下半导体阻挡膜151a的厚度t13a。
182.在图24中，第一半导体阻挡膜151的内侧壁151_isw可以由第一上半导体阻挡膜151b和第一下半导体阻挡膜151a限定。例如，第一上半导体阻挡膜151b可以不覆盖第一下半导体阻挡膜151a的与第一半导体阻挡膜151的外侧壁151_osw相对的内侧壁的一部分。
183.在图25中，第一半导体阻挡膜151的内侧壁151_isw可以由第一上半导体阻挡膜151b限定。例如，第一上半导体阻挡膜151b可以完全覆盖第一下半导体阻挡膜151a的与第一半导体阻挡膜151的外侧壁151_osw相对的内侧壁表面。
184.在图23中，第一下半导体阻挡膜151a上的第一上半导体阻挡膜151b的厚度可以小于图25中的第一下半导体阻挡膜151a上的第一上半导体阻挡膜151b的厚度。
185.第一下半导体阻挡膜151a和第一上半导体阻挡膜151b可以各自包括例如硅锗。第一下半导体阻挡膜151a和第一上半导体阻挡膜151b可以包括硅锗膜。
186.在图26中，第一下半导体阻挡膜151a的锗的分率和第一上半导体阻挡膜151b的锗的分率小于第一半导体填充膜152和153的锗的分率。第一下半导体阻挡膜151a的锗的分率大于第一上半导体阻挡膜151b的锗的分率，并且小于第一下半导体填充膜152的锗的分率。
187.图27和图28是用于解释根据一些实施例的半导体装置的示图。图29和图30是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图21至图26描述的那些不同的点。为了参考，图30是示意性地示出沿着图29的扫描线的锗的分率的示图。
188.参照图27和图28，在根据一些实施例的半导体装置中，第一半导体阻挡膜151可以包括内部钉扎区域151a_pin。沿着第一源极/漏极凹部150r的侧壁延伸的第一半导体阻挡膜151可以包括内部钉扎区域151_pin。
189.更具体地，第一下半导体阻挡膜151a可以包括内部钉扎区域151_pin。内部钉扎区域151_pin可以形成于在第一方向d1上第一片图案ns1与叠置的位置处。
190.在内部钉扎区域151a_pin中，第一下半导体阻挡膜151a的厚度可以急剧减小。在内部钉扎区域151a_pin中，包括在第一半导体阻挡膜151的衬里部分151lp中的第一下半导体阻挡膜151a的厚度随着其远离第一下图案bp1而减小并且随后增大。例如，包括在第一半导体阻挡膜151的衬里部分151lp中的第一下半导体阻挡膜151a的厚度距第一下图案bp1的距离在第三方向d3上增大而减小并且随后增大。
191.从平面视角，内部钉扎区域151a_pin中的第一下半导体阻挡膜151a的内侧壁包括朝向第一半导体阻挡膜151的外侧壁151_osw缩回的部分。第一上半导体阻挡膜151b可以填充第一下半导体阻挡膜151a的内部钉扎区域151a_pin。
192.尽管附图示出单个第一下半导体阻挡膜151a包括单个内部钉扎区域151a_pin，但是实施例不限于此。单个第一下半导体阻挡膜151a可以包括多个内部钉扎区域151a_pin。
193.尽管附图示出第一源极/漏极图案150的一部分包括内部钉扎区域151a_pin，并且第一源极/漏极图案150的其余部分不包括内部钉扎区域151a_pin，但是实施例不限于此。
194.参照图29和图30，在根据一些实施例的半导体装置中，第一半导体阻挡膜151还可以包括下插入半导体阻挡膜151c和上插入半导体阻挡膜151d。
195.下插入半导体阻挡膜151c和上插入半导体阻挡膜151d可以顺序地形成在第一上半导体阻挡膜151b上。
196.第一下半导体阻挡膜151a和下插入半导体阻挡膜151c可以沿着第一源极/漏极凹部150r连续地形成。
197.第一上半导体阻挡膜151b可以沿着第一源极/漏极凹部150r连续地形成。与所示出的不同，在一些实施例中，第一上半导体阻挡膜151b可以沿着第一下半导体阻挡膜151a的轮廓的一部分形成。
198.上插入半导体阻挡膜151d可以形成在下插入半导体阻挡膜151c上。上插入半导体阻挡膜151d可以沿着下插入半导体阻挡膜151c的轮廓的至少一部分形成。第一衬里凹部151r可以由下插入半导体阻挡膜151c和上插入半导体阻挡膜151d限定。
199.根据第一下半导体阻挡膜151a的厚度，第一半导体阻挡膜151的突出部分(例如，图22的突出部分151pr)可以由第一下半导体阻挡膜151a限定，并且可以由第一下半导体阻挡膜151a和第一上半导体阻挡膜151b限定。
200.下插入半导体阻挡膜151c和上插入半导体阻挡膜151d可以各自包括例如硅锗。下插入半导体阻挡膜151c和上插入半导体阻挡膜151d可以包括硅锗膜。
201.在图30中，下插入半导体阻挡膜151c的锗的分率大于上插入半导体阻挡膜151d的
锗的分率。下插入半导体阻挡膜151c的锗的分率小于第一下半导体填充膜152的锗的分率。通常，第一半导体阻挡膜151的锗的分率小于第一半导体填充膜152和153的锗的分率。
202.图31是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图21至图26描述的那些不同的点。
203.参照图31，在根据一些实施例的半导体装置中，第一源极/漏极凹部150r不包括多个宽度延伸区域(例如，图2的宽度延伸区域150r_er)。
204.第一半导体阻挡膜151包括衬里部分(例如，图22的衬里部分151lp)，但是不包括突出部分(例如，图22的突出部分151pr)。
205.第一源极/漏极凹部150r的侧壁不具有波形。第一源极/漏极凹部150r的侧壁的上部在第一方向d1上的宽度可以随着其远离第一下图案bp1而减小。例如，第一源极/漏极凹部150r的侧壁的上部在第一方向d1上的宽度可以随着距第一下图案bp1的距离在第三方向d3上增大而减小。
206.图32是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图31描述的那些不同的点。
207.参照图32，在根据一些实施例的半导体装置中，第一半导体阻挡膜151可以包括内部钉扎区域151a_pin。
208.第一下半导体阻挡膜151a可以包括内部钉扎区域151a_pin。尽管内部钉扎区域151a_pin可以形成于在第一方向d1上与第一栅极间结构gs1_int叠置的位置处，但是实施例不限于此。
209.在内部钉扎区域151a_pin中，第一下半导体阻挡膜151a的厚度可以急剧减小。在内部钉扎区域151a_pin中，第一下半导体阻挡膜151a的厚度随着其远离第一下图案bp1而减小并且随后增大。例如，第一下半导体阻挡膜151a的厚度随着距第一下图案bp1的距离在第三方向d3上增大而减小并且随后增大。
210.图33和图34分别是用于解释根据一些实施例的半导体装置的示图。为了便于解释，将主要描述与使用图1至图9描述的那些不同的点。
211.参照图33和图34，根据一些实施例的半导体装置还可以包括设置在第一源极/漏极图案150上的源极/漏极接触件180。
212.源极/漏极接触件180连接到第一源极/漏极图案150。源极/漏极接触件180可以通过层间绝缘膜190和蚀刻停止膜185连接到第一源极/漏极图案150。源极/漏极接触件180的底表面可以比第一源极/漏极图案150的上表面处于更低的水平处。
213.金属硅化物膜175还可以设置在源极/漏极接触件180与第一源极/漏极图案150之间。源极/漏极接触件180可以接触金属硅化物膜175，金属硅化物膜175可以接触第一源极/漏极图案150。
214.在图33中，源极/漏极接触件180的底表面可以比第一片图案ns1之中的定位在最上部处的第一片图案的下表面ns1_bs处于更高的水平。
215.在图34中，源极/漏极接触件180的底表面可以定位在第一片图案ns1之中的设置在最下部处第一片图案ns1的下表面ns1_bs与设置在最上部处的第一片图案ns1的下表面ns1_bs之间。
216.尽管源极/漏极接触件180被示出为单个膜，但是这仅是为了便于解释，并且实施
例不限于此。例如，源极/漏极接触件180可以包括金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属氧化物、导电金属碳氮化物和二维(2d)材料中的至少一种。金属硅化物膜175可以包括金属硅化物。
217.图35至图38是用于解释根据一些实施例的半导体装置的示图。
218.为了参考，图35是用于解释根据一些实施例的半导体装置的示例性平面图。图36是沿图35的线f-f截取的截面图。图38是沿图36的线g-g截取的截面图。
219.另一方面，沿图35的线a-a截取的截面图可以与图2、图13、图15、图17、图19和图20的截面图相同。图37可以是沿图2的线d-d截取的截面图。
220.此外，沿图35的线a-a截取的截面图可以与图21相似。在这样的情况下，第二半导体阻挡膜251可以具有图36中的双膜结构。
221.尽管图36中的第二栅极间结构gs2_int与第二源极/漏极图案250之间的边界形状被示出为与图2中的第一栅极间结构gs1_int与第一源极/漏极图案150之间的边界形状相同，但是实施例不限于此。
222.此外，图35的第一区域i的描述可以与使用图1至图30描述的描述相同。因此，下面的描述将集中在与图35的第二区域ii有关的内容上。如本文中使用的，当参照方位、布局、位置、形状、尺寸、数量或其它量度时，诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的方位、布局、位置、形状、尺寸、数量或其它量度，而是旨在包含在可以由于例如制造工艺而发生的可接受变化内几乎相同的方位、布局、位置、形状、尺寸、数量或其它量度。
223.参照图35至图38，根据一些实施例的半导体装置可以包括第一有源图案ap1、多个第一栅极结构gs1、第一源极/漏极图案150、第二有源图案ap2、多个第二栅极结构gs2和第二源极/漏极图案250。
224.衬底100可以包括第一区域i和第二区域ii。第一区域i和第二区域ii可以为形成pmos的区域。
225.第一有源图案ap1、多个第一栅极结构gs1和第一源极/漏极图案150设置在衬底100的第一区域i中。第二有源图案ap2、多个第二栅极结构gs2和第二源极/漏极图案250设置在衬底100的第二区域ii中。
226.第二有源图案ap2可以包括第二下图案bp2和多个第二片图案ns2。多个第二片图案ns2可以在第三方向d3上与第二下图案bp2间隔开。第二片图案ns2包括在第三方向d3上彼此相对的上表面ns2_us和下表面ns2_bs。第二下图案bp2和第二片图案ns2可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体以及iii-v族化合物半导体中的一种。在根据一些实施例的半导体装置中，第二下图案bp2可以为包括硅的硅下图案，第二片图案ns2可以为包括硅的硅片图案。
227.第二下图案bp2在第二方向d2上的宽度大于第一下图案bp1在第二方向d2上的宽度。第二片图案ns2在第二方向d2上的宽度w22大于第一片图案ns1在第二方向d2上的宽度。
228.多个第二栅极结构gs2可以设置在衬底100上。第二栅极结构gs2可以设置在第二有源图案ap2上。第二栅极结构gs2可以与第二有源图案ap2相交。第二栅极结构gs2可以与第二下图案bp2相交。第二栅极结构gs2可以包围每个第二片图案ns2。第二栅极结构gs2可以包括第二栅极间结构gs2_int，其设置于在第三方向d3上彼此相邻的第二片图案ns2之间
以及第二下图案bp2与第二片图案ns2之间。
229.例如，第二栅极结构gs2可以包括第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极封盖图案245。第二栅极间隔件240可以包括内侧壁240_isw2和连接侧壁240_isw1。由于第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极封盖图案245的描述分别与第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145的描述相同，因此以下将不提供它们的描述。
230.第二源极/漏极图案250可以形成在第二有源图案ap2上。第二源极/漏极图案250可以形成在第二下图案bp2上。第二源极/漏极图案250可以连接到第二片图案ns2。第二源极/漏极图案250可以包括在使用第二片图案ns2作为沟道区域的晶体管的源极/漏极中。
231.第二源极/漏极图案250可以设置在第二源极/漏极凹部250r内部。第二源极/漏极凹部250r可以包括多个宽度延伸区域250r_er。每个第二源极/漏极凹部250r的宽度延伸区域250r_er可以包括随着其远离第二下图案bp2的上表面bp2_us而在第一方向d1上具有增大的宽度的部分和在第一方向d1上具有减小的宽度的部分。例如，宽度延伸区域250r_er可以包括随着距第二下图案bp2的距离在第三方向d3上增大而在第一方向d1上具有增大的宽度的部分和随着距第二下图案bp2的距离在第三方向d3上增大而在第一方向d1上具有减小的宽度的部分。
232.第二源极/漏极图案250可以与第二片图案ns2和第二下图案bp2接触。第二源极/漏极图案250的一部分可以与第二栅极间隔件240的连接侧壁240_isw1接触。第二栅极间结构gs2_int的第二栅极绝缘膜230与第二源极/漏极图案250接触。
233.第二源极/漏极图案250可以包括第二半导体阻挡膜251、第二下半导体填充膜252、第二上半导体填充膜253和第二半导体封盖膜254。第二半导体阻挡膜251可以包括外侧壁251_osw和内侧壁251_isw。第二半导体阻挡膜251可以包括衬里部分251lp和突出部分251pr。
234.由于第二源极/漏极图案250的形状和材料的描述与第一源极/漏极图案150的形状和材料的描述相同，因此，以下将不提供它们的描述。
235.与图37中的第一栅极间隔件140的连接侧壁140_isw1接触的第一半导体阻挡膜151的厚度t31大于与图38中的第二栅极间隔件240的连接侧壁240_isw1接触的第一半导体阻挡膜151的厚度t32。
236.另一方面，第二片图案ns2在第二方向d2上的宽度w22大于第一片图案ns1在第二方向d2上的宽度。
237.换言之，在与栅极绝缘膜接触的部分中，与栅极间隔件的连接侧壁接触的半导体阻挡膜的厚度可以随着片图案在第二方向d2上的宽度增大而减小。
238.图39至图41是用于解释根据一些实施例的半导体装置的示图。为了参考，图39是用于解释根据一些实施例的半导体装置的示例性平面图。图40和图41是沿图39的线h-h截取的截面图。
239.此外，沿图39的线a-a截取的截面图可以与图2、图13、图15、图17、图19、图20、图21、图27、图29、图31和图32的截面图相同。此外，图39的第一区域i的描述可以与使用图1至图32描述的描述相同。因此，下面的描述将集中在与图39的第三区域iii有关的内容上。
240.参照图39至图41，根据一些实施例的半导体装置可以包括第一有源图案ap1、多个
第一栅极结构gs1、第一源极/漏极图案150、第三有源图案ap3、多个第三栅极结构gs3和第三源极/漏极图案350。
241.衬底100可以包括第一区域i和第三区域iii。第一区域i可以为形成pmos的区域，第三区域iii可以为形成nmos的区域。
242.第一有源图案ap1、多个第一栅极结构gs1和第一源极/漏极图案150设置在衬底100的第一区域i中。第三有源图案ap3、多个第三栅极结构gs3和第三源极/漏极图案350设置在衬底100的第三区域iii中。
243.第三有源图案ap3可以包括第三下图案bp3和多个第三片图案ns3。多个第三片图案ns3可以在第三方向d3上与第三下图案bp3间隔开。第三下图案bp3和第三片图案ns3可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体以及iii-v族化合物半导体中的一种。在根据一些实施例的半导体装置中，第三下图案bp3可以为包括硅的硅下图案，第三片图案ns3可以为包括硅的硅片图案。
244.多个第三栅极结构gs3可以设置在衬底100上。第三栅极结构gs3可以设置在第三有源图案ap3上。第三栅极结构gs3可以与第三有源图案ap3相交。第三栅极结构gs3可以与第三下图案bp3相交。第三栅极结构gs3可以包围每个第三片图案ns2。例如，第三栅极结构gs3可以包括第三栅电极320、第三栅极绝缘膜330、第三栅极间隔件340和第三栅极封盖图案345。
245.在图40中，与第一栅极间隔件140不同，第三栅极间隔件340可以包括外部间隔件341和内部间隔件342。内部间隔件342可以设置于在第三方向d3上彼此相邻的第三片图案ns3之间。内部间隔件342可以与第三栅极绝缘膜330接触。内部间隔件342可以限定第三源极/漏极凹部350r的一部分。
246.在图41中，与第一栅极间隔件140一样，第三栅极间隔件340不包括内部间隔件。即，第三栅极绝缘膜330可以与第三源极/漏极图案350接触。
247.由于第三栅电极320、第三栅极绝缘膜330、第三栅极间隔件340和第三栅极封盖图案345的描述分别与第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145的描述相同，因此将不提供它们的描述。
248.第三源极/漏极图案350可以形成在第三有源图案ap3上。第三源极/漏极图案350可以形成在第三下图案bp3上。第三源极/漏极图案350可以连接到第三片图案ns2。第三源极/漏极图案350可以包括在使用第三片图案ns3作为沟道区域的晶体管的源极/漏极中。
249.第三源极/漏极图案350可以设置在第三源极/漏极凹部350r内部。第三源极/漏极凹部350r的底表面可以由第三下图案bp3限定。第三源极/漏极凹部350r的侧壁可以由第三片图案ns3和第三栅极结构gs3限定。
250.第三源极/漏极图案350可以包括掺杂有n型杂质的硅。n型杂质可以为但不限于例如磷(p)或砷(as)。
251.如在图41中，当第三源极/漏极图案350与第三栅极绝缘膜330接触时，与上述的不同，第三源极/漏极图案350可以包括沿着第三源极/漏极凹部350r的轮廓延伸的硅锗衬里。第三源极/漏极图案350可以包括硅锗衬里上的掺杂有n型杂质的硅。
252.图42至图49是用于解释根据一些实施例的用于制造半导体装置的方法的中间阶段图。图42至图49可以是沿图1的线a-a截取的截面图。将根据截面图来描述下面的制造方
法。
253.参照图42，可以在衬底100上形成第一下图案bp1和上图案结构u_ap。
254.可以在第一下图案bp1上设置上图案结构u_ap。上图案结构u_ap可以包括交替地堆叠在第一下图案bp1上的牺牲图案sc_l和有源图案act_l。例如，牺牲图案sc_l可以包括硅锗膜。有源图案act_l可以包括硅膜。牺牲图案sc_l的锗的分率大于图2的第一半导体阻挡膜151的锗的分率。
255.接着，可以在上图案结构u_ap上形成虚设栅极绝缘膜130p、虚设栅电极120p和虚设栅极封盖膜120_hm。虚设栅极绝缘膜130p可以包括但不限于例如氧化硅。虚设栅电极120p可以包括但不限于例如多晶硅。虚设栅极封盖膜120_hm可以包括但不限于例如氮化硅。
256.可以在虚设栅电极120p的侧壁上形成预栅极间隔件140p。
257.参照图43，可以使用虚设栅电极120p作为掩模在上图案结构u_ap中形成第一源极/漏极凹部150r。
258.可以在第一下图案bp1内部形成第一源极/漏极凹部150r的一部分。
259.参照图44，可以去除牺牲图案sc_l的被第一源极/漏极凹部150r暴露的部分。
260.因此，可以形成多个第一源极/漏极凹部150r的宽度延伸区域150r_er。
261.参照图45和图46，可以沿着第一源极/漏极凹部150r连续地形成第一半导体阻挡膜151。第一半导体阻挡膜151可以包括硅锗。
262.接着，可以通过热处理工艺去除包括在第一半导体阻挡膜151中的硅原子和锗原子。因此，可以形成第一下半导体阻挡膜151a和第一上半导体阻挡膜151b。
263.第一上半导体阻挡膜151b为通过去除包括在图45的第一半导体阻挡膜151中的硅原子和锗原子而形成的膜。
264.参照图47，可以在第一上半导体阻挡膜151b上顺序地形成第一下半导体填充膜152和第一上半导体填充膜153。接着，可以在第一上半导体填充膜153上形成第一半导体封盖膜154。
265.与以上描述的不同，在一些实施例中，在形成图45的第一半导体阻挡膜151之后，可以形成图47中描述的第一半导体填充膜152和153以及第一半导体封盖膜154。
266.参照图48，在第一源极/漏极图案150上顺序地形成蚀刻停止膜185和层间绝缘膜190。接着，去除层间绝缘膜190的一部分、蚀刻停止膜185的一部分和虚设栅极封盖膜120_hm以暴露出虚设栅电极120p的上表面。可以形成第一栅极间隔件140，同时暴露出虚设栅电极120p的上表面。
267.参照图49，去除虚设栅极绝缘膜130p和虚设栅电极120p以暴露出第一栅极间隔件140之间的上图案结构u_ap。接着，可以去除牺牲图案sc_l以形成第一片图案ns1。因此，在第一栅极间隔件140之间形成第一栅极沟槽120t。此外，形成包括第一下图案bp1和第一片图案ns1的第一有源图案ap1。
268.接着，参照图2，可以在第一栅极沟槽120t内部形成第一栅极绝缘膜130和第一栅电极120。此外，可以形成第一栅极封盖图案145。
269.在总结详细描述时，本领域技术人员将理解，在实质上不脱离本发明构思的原理的情况下，可以对优选实施例做出许多变化和修改。因此，仅以一般性和描述性而非限制的
目的来使用本发明的所公开的优选实施例。