制造用于高级逻辑运算的电荷陷阱TFET半导体器件的方法与流程

制造用于高级逻辑运算的电荷陷阱tfet半导体器件的方法
1.相关申请的交叉引用
2.本技术涉及并要求2019年10月11日提交的美国非临时专利申请序列号16/656,911的优先权，该美国非临时专利申请的全部内容通过引用并入本文。


背景技术：
技术领域
3.本技术涉及半导体器件的制造。更具体地，本技术涉及使用多个选择性纳米片在不同器件区中进行制造来制造三维(3d)晶体管，包括电荷陷阱隧穿场效应晶体管(tfet)。
4.相关技术的说明
5.在制作半导体器件时(尤其是在微观尺度上)，执行各种制造工艺，比如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制造在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这被表征为二维(2d)电路或2d制造。虽然微缩工作已经极大地增加了2d电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制造，微缩工作也将面临更大的挑战。半导体器件制造商已经表达出对晶体管堆叠在彼此顶部之上的3d半导体电路的期望。
6.3d集成(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来突破在平面器件中经受的微缩极限。虽然随着3d nand器件的采用，闪存行业已经成功论证并且实施了器件堆叠，但是将器件堆叠应用于逻辑设计要困难得多。用于逻辑芯片(例如，cpu(中央处理单元)、gpu(图形处理单元)、fpga(现场可编程门阵列)、soc(片上系统))的3d集成正在实行。


技术实现要素：

7.本文的技术包括使用多个选择性纳米片在不同器件区(即，n型mos(nmos)、p型mos(pmos)和新器件类型)中进行制造来制造3d晶体管的3d架构和方法。具体地，这些技术涉及一种制造电荷陷阱tfet(堆叠的nmos tfet和pmos tfet两者)以便在多个晶体管平面上实现晶体管类型的方法。tfet器件具有非常低的亚阈值斜率(ss)和非常低的功率运行。通过添加固定量的受控电荷陷阱，可以为每个晶体管获得改进的定制器件属性(即，稳健的晶体管参数，vtcc、idsat、idoff)。这允许进行3d集成，因为晶体管的vt可以通过电编程来更改，从而大大扩展3d电路的逻辑选项。
8.实施例包括多个3d纳米平面上的电荷陷阱tfet，其使用堆叠的纳米片来制造具有3d器件布局的tfet电荷陷阱晶体管。该电荷陷阱tfet可以用于设置nmos和pmos的阈值器件，以优化逻辑设计。tfet电荷陷阱晶体管可以由包含多个(例如，一个、两个或三个)电介质层的堆叠体组成，以在纳米平面tfet中限定电荷俘获层。
9.电荷陷阱特征允许将vt设置为各种值，以根据电荷俘获的工艺条件来调制vt。另
外，电荷陷阱tfet可以被电编程，并且可以根据需要进一步重新编程，以将vt更改为多个值。这个独特的特征充当3d开关。此特征可以使得能够修改电路的某些部分，以通过使用vt调制电路来改变逻辑和电路功能(即，如果电荷俘获值的vt高于电路vt值，则晶体管(电荷陷阱tfet)将被关断)。另外，3d电荷陷阱tfet也可以在电路的某些区中用作存储器元件。
10.带电荷俘获功能的稳健tfet对于使得tfet能够具有最佳器件属性(idsat、idoff、vtcc)是至关重要的。具有3d电路逻辑的3d存储器电路需要具有低功率和低ss的tfet器件，许多其他电路设计也是如此。本技术描述了一种在多个纳米平面上利用不同材料制造这些器件以实现有效的电路布局和设计的方法。许多其他电路逻辑块需要本文讨论的关键元件，才能将使用纳米片和3d器件架构变得可行。
11.由于电荷陷阱tfet可以被电编程以改变vt，所以可以制造独特的逻辑元件(例如，静态随机存取存储器(sram)、反相器、晶体管和其他基本的3d逻辑块)，但这些逻辑元件也可以进行更改，以建立关键的3d逻辑电路，在该逻辑电路中，可以针对特定的电路应用对逻辑和存储器元件进行重新编程。
12.在一个实施例中，形成在衬底上的pmos电荷陷阱tfet和nmos电荷陷阱tfet的堆叠体被用作反相器器件，该堆叠体具有对pmos tfet和nmos tfet的栅极电极的特定单独控制并且还具有用于源极和漏极区两者的单独控制逻辑连接。
13.为了清楚起见，呈现了如本文所述的不同步骤的顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管可能在本披露内容的不同地方讨论了本文中的每个不同特征、技术、配置等，但是旨在每个概念可以彼此独立地或彼此组合地执行。因此，本技术的特征可以以许多不同的方式来实施和查看。
14.本发明内容部分并未指定本技术的每个实施例和/或新颖方面。而是，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。在如下文进一步讨论的本披露内容的具体实施方式部分和相应附图中描述了所披露实施例的附加细节和/或可能的观点。
附图说明
15.鉴于以非限制性方式给出的描述、结合所附附图，将更好地理解本技术，在附图中：
16.图1示出了包含两个电荷陷阱tfet的堆叠体的截面示意图。
17.图2示出了图1的包含两个电荷陷阱tfet的堆叠体沿着垂直于器件的方向的截面，其示出了被包括电荷俘获层的多个电介质层包围的纳米沟道。
18.图3示出了用于电荷俘获的三电介质层堆叠体中的电介质的表格。
19.图4示出了用于电荷俘获的两电介质层堆叠体中的电介质的表格。
20.图5示出了用于电荷俘获的单电介质层堆叠体中的电介质的表格。
21.图6示出了电荷陷阱tfet栅极氧化物区的截面示意图，其示出了沟道和三个相邻的电介质区。
22.图7示出了包含两个电荷陷阱tfet的堆叠体的截面示意图。
23.图8示出了被用作反相器的包含两个电荷陷阱tfet的堆叠体的截面示意图。
24.图9示出了被用作反相器的包含两个电荷陷阱tfet的堆叠体的截面示意图，其中，
金属栅极在加工期间沉积在一起。
25.图10至图21示出了制造并排的tfet器件堆叠体的不同步骤。
26.图22示出了电荷陷阱tfet阵列的示意图。
具体实施方式
27.在整个本说明书中对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在本技术的至少一个实施例中，但是不表示它们存在于每个实施例中。因此，在整个本说明书中各处出现的“在一个实施例中”或“在实施例中”的短语不一定指本技术的同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
28.本文描述的实施例包括晶体管衬底平面的堆叠体，以在多个晶体管平面上制造多维逻辑电路。本文的器件使用纳米沟道来体现。通常，术语“纳米沟道”是指用于场效应晶体管的纳米线或纳米片状沟道。纳米线是相对较小的细长结构，其形成为具有大致圆形(circular/rounded)的截面。纳米线往往由被图案刻蚀为形成具有大致正方形截面的沟道的层形成，然后该正方形截面结构的拐角被圆化(诸如通过刻蚀)以形成圆柱形结构。纳米片类似于纳米线，因为它的截面相对较小(小于一微米并且通常小于30纳米)，但是截面是矩形的。给定的纳米片可以包括圆角。
29.迄今为止，使用堆叠的纳米片来制造具有3d器件布局的tfet电荷陷阱晶体管的完整有效解决方案还没有得到论证。由于tfet晶体管可以具有受控量的俘获电荷，因此可以在电路的选择性区/位置上、或甚至在单个晶体管层级上控制vt、idsat、idoff和其他关键器件属性。
30.当前的互补fet(cfet)堆叠体是2层堆叠体(非俘获堆叠体)，其中层1是氧化物并且层2是hfo2层。这里描述的电荷陷阱tfet与现有的cfet兼容。
31.在一个实施例中，tfet电荷俘获晶体管由包含3个电介质层的堆叠体组成，以在纳米平面tfet中限定电荷俘获层。这在图1中示出。具体地，对于tfet器件，一个源极/漏极区是n掺杂的，而相反侧的源极/漏极区是p掺杂的。该配置形成了隧穿fet器件。该一个源极/漏极区经由纳米沟道连接到另一个源极/漏极区，从而形成tfet。在图1中，电介质层1(例如，氧化物)是隧穿电介质层；电介质层2(例如，高k层，例如hfo2)是电荷俘获层；并且电介质层3(例如，氧化物)是电荷保持层。这些层可以使用原子层沉积(ald)来形成，但是也可以使用其他方法，包括化学气相沉积(cvd)。
32.图2示出了被包括电荷俘获层的多个电介质层包围的纳米沟道的截面。该截面可以是圆形、正方形或矩形的。
33.图3示出了可以用于形成图1所示的电荷陷阱tfet晶体管的不同材料的示例。可以修改层1、层2和层3的材料、厚度和属性，以调节和控制tfet中的电荷陷阱的量，使其达到电路应用所需的期望属性。另外，电荷陷阱tfet可以通过晶体管的偏置来重新配置，以实现不同的俘获电荷状态，从而优化电路的各个区中的晶体管性能。
34.在另一个实施例中，电荷俘获层包括包含两个电介质层的堆叠体。图4示出了可以用于形成电荷陷阱tfet晶体管的不同材料的示例。对于2层堆叠体系统，沉积电介质层2的高k材料以形成电荷陷阱，仅通过2次电介质沉积就可以包含这些电荷陷阱。
35.在又另一个实施例中，电荷俘获层包括一个电介质层。图5示出了可以用于形成电荷陷阱tfet晶体管的不同材料的示例。对于1层堆叠体系统，沉积高k材料以仅通过一次电介质沉积来形成电荷陷阱。
36.2层电介质沉积和1层电介质沉积两者都可以产生3层系统(即氧化物界面/高k/氧化物)，该3层系统是通过原位加工生成的。另一个选项是，通过使用合适的栅极电极和电介质组合，2层或1层系统可以保持为2层或1层系统。在每种电介质形成之后，原位退火也是设置最佳电荷陷阱量的选项。
37.典型的3层系统在图6中示出，其使用hfo2作为第二电介质层。在该示例中，最小3层电介质厚度为0.9nm，而最大3层电介质厚度为3.5nm。而且，由于不同的高k材料具有不同的k值，因此物理厚度将取决于所使用的材料而变化。
38.取决于电路要求(vt、idoff和idsat)，最大和最小厚度两者都可以更高或更低。而且，由于不同的高k材料具有不同的k值，因此在给定的hfo2厚度下，hfo2的等效氧化物厚度(eot)相对于sio2较低。注意，在这里描述的方法中，较高k区是电荷陷阱层。
39.层的eot由下式给出：
40.eot＝高k层的厚度(sio2的k/高k层的k)
41.在一个示例中，对于厚度为1.5nm＝15a的hfo2层，eot为
42.eot＝1.5nm(3.9/25)＝0.234nm＝2.34a氧化物当量。也就是说，15a的hfo2厚度相当于2.34a的氧化物。通过使用较高k的材料，可以制出物理厚度较厚但eot较小的电荷俘获层。
43.使用三堆叠体电介质沉积，可以在nmos或pmos器件中制造tfet电荷俘获器件的3d堆叠体。本文所述的方法能够通过改变工艺条件或通过在所需的vt窗口选择性地对tfet进行编程来更改电荷陷阱器件的vt，以获得最佳电路性能。
44.具体地，仅电荷陷阱栅极电介质堆叠体就可以更改器件的vt(材料类型、堆叠体和厚度)。此外，仅金属栅极材料类型功函数就可以更改vt。电荷陷阱tfet可以仅使用一种类型的金属，但是也具有通过在电荷陷阱电介质堆叠体中添加或减去电荷陷阱来调整vt的特征(例如，nmos的沟道中更多的正电荷将提高nmos的vt但降低pmos的vt，并且pmos的沟道中更多的负电荷将提高pmos的vt但降低nmos的vt)。
45.注意，可以使用上述三者的组合来更改vt。
46.对于nmos和pmos两者来说，许多不同的金属沉积都是可能的，以实现特定电路应用期望的vt值。因此，电荷陷阱tfet为nmos和pmos器件提供了更多和更灵活的选择。
47.本技术的特征是nmos和pmos电荷陷阱tfet器件两者均使用一种金属类型，这大大降低了工艺复杂性。可以使用的一些常见金属是ti、ta、tin、tan、w、ru、pt、co、nisi、wsi、ptsi和cosi。
48.对于nmos tfet，更改的vt的值范围可以是例如从0.2v到1.5v，而对于pmos tfet则是从-0.2v到-1.5v(低压(lv)逻辑电路的优选范围)。然而，本技术的器件可以覆盖更高的电压范围，以用于高压(hv)逻辑电路。通常，nmos tfet器件具有正vt值，而pmos tfet具有负vt值。上面讨论的三种vt设置过程中的任何一种都可以为nmos建立0.2v到1.5v的vt值，而为pmos建立-0.2v到-1.5v的vt值。
49.在三层pmos电荷陷阱tfet的一个实施例中，各层的顺序及其厚度如下所示。由于
可以调节每个晶体管的vt，因此可以实现较大的金属栅极电极材料选择范围。
50.电介质1：0.3nm至1.0nm，界面氧化物层
51.电介质2：0.3nm至10.0nm，hfo2，hfo2的等效氧化物厚度(eot)范围为0.124nm至1.56nm的sio2当量。
52.电介质3：0.3nm至1.0nm，氧化物层
53.tin：0.9nm
54.tan：0.9nm
55.tion：2.7nm
56.tic：2.7nm
57.在三层nmos电荷陷阱tfet的一个实施例中，各层的顺序及其厚度如下所示。
58.电介质1：0.3nm至1.0nm，界面氧化物层
59.电介质2：0.3nm至10.0nm，hfo2，hfo2的等效氧化物厚度(eot)范围为0.124nm至1.56nm的sio2当量。
60.电介质3：0.3nm至1.0nm，氧化物层
61.tic：2.7nm
62.在另一个实施例中，tfet电荷陷阱晶体管由形成在衬底上的pmos电荷陷阱tfet和nmos电荷陷阱tfet的堆叠体组成。这在图7中示出。具体地，在底部nmos电荷陷阱tfet中，p掺杂的源极区通过纳米沟道连接到n掺杂的漏极区，从而形成nmos tfet。此外，电介质层1(例如，氧化物)是隧穿电介质层；电介质层2(例如，高k层，例如hfo2)是电荷俘获层；并且电介质层3(例如，氧化物)是电荷保持层。这些层可以使用ald形成，并且限定电荷俘获层。上部pmos电荷陷阱tfet具有与下部nmos电荷陷阱tfet相似的配置。
63.图7的电荷陷阱tfet器件可以具有对nmos tfet的栅极电极和pmos tfet的栅极电极的单独控制，并且还具有用于这两个tfet的源极区和漏极区两者的单独逻辑控制。如图7所示，li金属条带可以用于提供到这两个tfet的栅极电极和源极/漏极区的六个连接。
64.如图8中看到的，通过适当地配置源极区和漏极区以及栅极的连接，图7的电荷陷阱tfet器件可以用作反相器。具体地，通过利用li条带将两个栅极相连接，将pmos tfet的漏极与nmos tfet的源极连接以提供电压输出，并且将电源电压vdd施加到pmos tfet的源极，可以实施反相器器件。
65.在上述实施例的变型中，如图9中看到的，通过实施与图8的器件中的连接不同的源极区和漏极区以及栅极的连接，图8的电荷陷阱tfet器件可以用作反相器。与图8中的连接的不同之处在于，栅极是经由足够厚度的ald形成的，使得它们彼此接触，从而消除了一个金属连接。
66.下面给出制造本技术的电荷陷阱tfet的方法的描述。
67.现在参考图10，为全环绕栅极堆叠晶体管形成纳米片堆叠体。例如，这可以用于cfet 3d器件。起始材料可以是体硅、体锗、绝缘体上硅(soi)或其他晶圆或衬底。可以首先以毯式沉积或外延生长的方式形成多层材料。在这个示例中，使用了九层外延生长。例如，可以生长各种分子组合的硅、硅锗和锗的层，si(65)ge(35)/si
x
gey/si/si
x
gey/si/si
x
gey/si/si
x
gey/si，其中典型的范围x为从0.6到0.8，以及y为从0.4到0.2。然后，在膜堆叠体的顶部之上形成刻蚀掩模。该膜堆叠体可以被各向异性刻蚀以形成纳米片堆叠体。可以使用自
对准双重图案化或自对准四重图案化来形成刻蚀掩模。可以形成埋式电力轨。附加的微制造步骤可以包括：浅沟槽隔离(sti)形成、用多晶硅创建虚设栅极、选择性sige释放、沉积和刻蚀低k材料、以及牺牲间隔物和内间隔物形成。图10示出了该加工之后的示例衬底段。还示出了纳米片堆叠体和/或顶层封装之间的氧化物填充物。
68.从该纳米片堆叠体继续，在特定位置开出沟槽，以在水平或竖直位置形成p掺杂的或n掺杂的源极/漏极区。
69.如图11中所示，在衬底上的特定位置形成光掩模，以阻挡或覆盖nmos区。
70.在nmos区被阻挡的情况下，可以从未覆盖的纳米片堆叠体之间去除氧化物填充物(或其他填充材料)。注意，可以在沟道的一个或多个平面上去除氧化物填充物。注意，在这个示例中，在两个晶体管平面的情况下，氧化物填充物首先被向下去除，直至上部晶体管平面与下部晶体管平面之间的中断处。示例在图12中示出。然后，可以在纳米片堆叠体的侧壁上形成氮化硅间隔物。这可以通过保形沉积以及随后的间隔物开口刻蚀(定向刻蚀)来实现。因此，顶部p 未来源极/漏极区被覆盖，以防止后续步骤中的生长。
71.执行另一各向异性刻蚀以从下部晶体管平面去除氧化物填充物，从而露出纳米片的硅。然后，可以去除光掩模。图13示出了示例结果。
72.然后，可以在下部平面源极/漏极区中生长p掺杂的sige或其他材料。在完成外延生长之后，可以用氧化物填充衬底。可以使用化学机械抛光(cmp)或其他平面化技术去除任何过剩部分。图14展示了衬底段的截面的示例结果。
73.接下来，在该示例中，再次形成光掩模以再次覆盖nmos区。图15展示了示例结果。
74.去除氧化物填充物以露出上部晶体管平面。注意，氧化物填充物可以被向下去除，直至下部晶体管平面的源极/漏极区，然后添加间隔物。或者，氧化物填充物的去除可以在下部晶体管平面的源极/漏极区之前停止，以在上部源极/漏极区与下部源极/漏极区之间留下间隔物。在氧化物凹槽之后，可以去除覆盖硅纳米片的氮化硅侧壁。也可以去除光掩模。图16中展示了示例结果。
75.还可以在露出底部源极/漏极区时形成局部互连。这可以包括各种沉积、掩蔽、选择性去除和选择性沉积步骤，以便形成钌触点或其他期望的金属。
76.然后，可以在上部晶体管平面的露出部分中生长p掺杂的源极/漏极区。然后，可以用氧化物再次填充衬底，并进行平坦化。图17中展示了示例结果。
77.接下来可以继续加工，以形成n掺杂的源极/漏极。添加第三光掩模以覆盖衬底上的p掺杂源极漏极区。氧化物填充物充分凹陷以露出上部晶体管平面，同时下部晶体管平面保持被覆盖。图18中展示了示例结果。
78.在nmos区中的上部硅未被覆盖的情况下，可以添加氮化硅间隔物来覆盖硅侧壁。然后，可以去除剩余的氧化物填充物，从而露出下部晶体管平面中的纳米片中的硅。也可以去除第三光掩模。图19中展示了示例结果。
79.然后，可以在下部平面源极/漏极区中生长n掺杂的材料。在完成外延生长之后，可以用氧化物填充衬底。可以使用cmp或其他平面化技术去除任何过剩部分。图20展示了衬底段的截面的示例结果。
80.针对上部p掺杂源极/漏极区描述的类似加工可以用于上部n掺杂源极漏极区。可以将氧化物填充物添加到沟槽中。图21中展示了示例结果。
81.图22示出了通过上述方法形成的电荷陷阱tfet阵列。
82.此时，可以继续附加的加工。例如，可以完成局部互连步骤以及进一步的布线。可以去除虚设多晶硅栅极材料。可以完成所有晶体管的金属栅极替换。这可以包括去除氧化物、sige沟道释放、硅刻蚀修整、沉积界面sio、沉积高k材料、沉积tin、tan、tial或其他期望的功函数金属中的任何一种。对pmos器件的金属栅极替换可以包括沉积有机平坦化层和使平坦化层的选定部分凹陷，以及去除tial。
83.注意，通过改变掩蔽外延生长，n掺杂的和p掺杂的源极/漏极区可以在任何层面(竖直层面)互换。此外，n掺杂的和p掺杂的源极/漏极区可以在衬底上的任何水平坐标位置互换。以这种方式，可以实施电荷陷阱tft阵列(例如，图21中所示的配置(在一个维度上延伸)在两个维度上延伸)。在其他实施例中，可以在不同晶体管平面上执行不同类型的材料(以及不同的掺杂水平)以用于s/d外延。
84.相应地，根据电路元件的需要，可以用任何数量的fet创建并排tfet。对称源极/漏极cmos器件可以在同一工艺中与非对称s/d tfet cmos集成。本文的技术通过使nmos和pmos器件的单独堆叠体彼此非常接近，使得nmos和pmos器件的灵活定位能够更高效地集成以用于电路设计布局。本文的方法提供了根据电路要求或设计目标制造一个纳米平面到多于十个纳米平面的灵活性。
85.本文描述的电荷陷阱tfet的优点包括：1)通过优化精确控制的电荷陷阱数量，可以获得具有可预测晶体管属性(即，ids对比vt、idoff对比idsat)的稳定晶体管；2)电荷陷阱tfet器件具有更低的ss和更好的性能(驱动电流可用于芯片布局的每个区域)；3)针对低电压的多个且稳定的vt值；4)新晶体管架构将实现n＝1至n≥10个晶体管衬底平面，具体取决于电路要求；5)本技术的电荷陷阱tfet可以通过几个额外的工艺步骤与现有的cfet共同集成。新的电荷俘获隧穿晶体管对于未来的低功率微缩和沟道长度微缩来说将是需要的。
86.已将各种技术描述为多个分立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
87.如本文所使用的，“衬底”或“目标衬底”通常是指根据本技术被加工的物体。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、下覆层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
88.本领域技术人员还将理解，在仍然实现相同目的的同时，可以对以上所说明的技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此，对实施例的前述描述不旨在是限制性的。相反，对实施例的任何限制在所附权利要求中进行了呈现。