分栅式存储器及其制造方法与流程

1.本发明涉及集成电路制造技术领域，尤其涉及一种分栅式存储器及其制造方法。


背景技术：

2.闪存器件作为一种非易失性存储器，具有便捷、存储密度高、可靠性强等特点，应用广泛。现有的闪存器件的结构通常包括分栅结构、叠栅结构或其组合，其中，分栅式闪存器件具有编程效率高的特点。
3.然而，在现有的制造所述分栅式闪存器件的工艺过程中，浮栅与字线下的沟道掺杂是同时注入的，而后续形成的源线结掺杂较浓时容易造成穿通效应，从而对编程产生串扰。为了抑制穿通效应，现有技术中通常会加大浮栅下的掺杂浓度，然而，这种方法容易抬高所述字线的阈值电压，造成电流减小，从而对所述分栅式闪存器件的性能造成影响。
4.鉴于此，需要一种方法在抑制穿通效应的同时不影响所述分栅式闪存器件的性能。


技术实现要素：

5.本发明的目的在于提供一种分栅式存储器及其制造方法，在衬底内形成包围源区的势垒区，以抑制分栅式存储器的穿通效应，从而确保所述分栅式存储器的性能稳定。
6.为了达到上述目的，本发明提供了一种分栅式存储器的制造方法，包括：
7.提供衬底，所述衬底上形成有字线层及位于所述字线层两侧的浮栅，且相邻所述浮栅之间形成有暴露所述衬底的第一开口；
8.通过所述第一开口对所述衬底同时注入第一离子和第二离子，且所述第二离子为所述第一离子的反型离子；以及，
9.进行热扩散工艺，以在所述第一开口底部的衬底内形成源区及包围所述源区的势垒区。
10.可选的，所述第一离子为n型离子，所述第二离子为p型离子。
11.可选的，所述第二离子的扩散系数大于所述第一离子的扩散系数。
12.可选的，所述第一离子包括砷离子，所述第二离子包括硼离子。
13.可选的，通过控制热扩散工艺使所述第二离子的掺杂范围大于所述第一离子的掺杂范围。可选的，所述热扩散的工艺参数包括：工艺温度为1000℃～1200℃，工艺时间为30s～60s。
14.可选的，所述源区为n型掺杂区，所述势垒区为p型掺杂区。可选的，形成所述浮栅的过程包括：
15.在所述衬底上依次形成浮栅材料层和硬掩模层，并在所述硬掩模层上形成暴露所述浮栅材料层的第二开口；
16.在所述第二开口的侧壁上形成第一侧墙，以所述硬掩模层和所述第一侧墙为掩模刻蚀所述浮栅材料层，以使所述第二开口暴露所述衬底；
17.在所述第二开口的侧壁上形成第二侧墙，在所述第二开口内填充字线层，并在所述字线层上形成所述第一介质层；以及，
18.去除所述硬掩模层以及所述硬掩模层覆盖的浮栅材料层，形成所述浮栅及相邻所述浮栅之间的暴露所述衬底的所述第一开口。
19.可选的，在形成所述第二开口之后，形成所述第一侧墙之前，还包括：
20.进行离子注入工艺，以在所述衬底内形成阱区。可选的，在形成所述源区和所述势垒区之后，还包括：
21.在所述第一开口内形成擦除栅；
22.刻蚀部分所述字线层以在所述浮栅的异于所述擦除栅的一侧形成字线，同时形成暴露所述衬底的第三开口，在所述第三开口底部的衬底内形成漏区；
23.在所述字线的异于所述浮栅一侧的侧壁上形成字线侧墙。
24.相应地，本发明还提供一种分栅式存储器，包括：
25.衬底；
26.擦除栅，设置于所述衬底的表面；
27.浮栅，设置于所述擦除栅两侧的衬底表面；
28.字线，设置于所述浮栅的异于所述擦除栅一侧的衬底表面；
29.源区，设置于所述擦除栅下方的衬底内；
30.势垒区，设置于所述擦除栅下方的衬底内且包裹所述源区；
31.漏区，设置于所述字线的异于所述浮栅一侧的衬底内。
32.综上所述，本发明提供一种分栅式存储器及其制造方法，其中，所述分栅式存储器的制造方法，包括：提供衬底，所述衬底上形成有字线层及位于所述字线层两侧的浮栅，且相邻所述浮栅之间形成有暴露所述衬底的第一开口；通过所述第一开口对所述衬底同时注入第一离子和第二离子，且所述第二离子为所述第一离子的反型离子；进行热扩散工艺，以在所述第一开口底部的衬底内形成源区及包围所述源区的势垒区。本发明向衬底同时注入第一离子和第二离子，通过控制热扩散工艺使所述第二离子的掺杂范围大于所述第一离子的掺杂范围，从而在衬底内形成包围源区的势垒区，抑制分栅式存储器的穿通效应，进而确保所述分栅式存储器的性能稳定。
附图说明
33.图1为本发明一实施例提供的分栅式存储器的制造方法的流程图；
34.图2-图6为本发明一实施例提供的分栅式存储器的制造方法中各个步骤对应的结构示意图；
35.其中，附图标记如下：
36.100-衬底；101-阱区；102-源区；103-势垒区；104-漏区；
37.110-浮栅材料层；111-浮栅；112-第一侧墙；113-第二侧墙；
38.120-硬掩模层；121-第二开口；122-第一开口；
39.130-字线层；131-字线；132-第三开口；133-字线侧墙；
40.140-第一介质层；150-擦除栅。
具体实施方式
41.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
42.图1为本发明一实施例提供的分栅式存储器的制造方法的流程图。参阅图1，本实施例所述的分栅式存储器的制造方法包括：
43.步骤s01：提供衬底，所述衬底上形成有字线层及位于所述字线层两侧的浮栅，且相邻所述浮栅之间形成有暴露所述衬底的第一开口；
44.步骤s02：通过所述第一开口对所述衬底同时注入第一离子和第二离子，且所述第二离子为所述第一离子的反型离子；
45.步骤s03：进行热扩散工艺，以在所述第一开口底部的衬底内形成源区及包围所述源区的势垒区。
46.图2-图6为本发明一实施例提供的分栅式存储器的制造方法中各个步骤对应的结构示意图。下面结合图2-图6详细说明本实施例所述的分栅式存储器的制造方法。
47.首先，参阅图2-图4，执行步骤s01，提供衬底100，所述衬底100上形成有字线层130及位于所述字线层130两侧的浮栅111，且相邻所述浮栅111之间形成有暴露所述衬底100的第一开口122。
48.本实施例中，采用自对准工艺形成所述浮栅，示例性的，形成所述浮栅的过程包括：参阅图2，在所述衬底100上依次形成浮栅材料层110和硬掩模层120，并在所述硬掩模层120上形成暴露所述浮栅材料层110的第二开口121；参阅图3，在所述第二开口121的侧壁上形成第一侧墙112，以所述硬掩模层120和所述第一侧墙112为掩模刻蚀所述浮栅材料层110，以使所述第二开口121暴露所述衬底100；参阅图4，在所述第二开口121的侧壁上形成第二侧墙113，在所述第二开口121内填充字线层130，并在所述字线层130上形成所述第一介质层140；去除所述硬掩模层120以及所述硬掩模层120覆盖的浮栅材料层110，形成所述浮栅111，且相邻浮栅111之间形成所述第一开口122。
49.可选的，继续参阅图3，在形成所述第二开口121之后，形成所述第一侧墙112之前，还包括：进行离子注入工艺，以在所述衬底100内形成阱区101。可选的，所述阱区101为p型阱区。可选的，所述浮栅111和所述衬底100之间还形成有浮栅氧化层(图中未标注)。
50.本实施例中，所述衬底100为硅衬底，所述硬掩模层120为氮化硅层，所述第一侧墙112、所述第二侧墙113和所述第一介质层140均为氧化硅层，在本发明的其他实施例中，所述衬底100所选用的材料可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geo)等，所述硬掩模层120、所述第一侧墙112、所述第二侧墙113和所述第一介质层140的材料也可以根据实际需要进行选择，本发明对此不作限制。
51.接着，参阅图5，执行步骤s02，通过所述第一开口122对所述衬底100同时注入第一离子和第二离子，且所述第二离子为所述第一离子的反型离子。
52.本实施例中，所述第一离子为n型离子，所述第二离子为p型离子，且所述第二离子
的扩散系数大于所述第一离子的扩散系数，例如，所述第一离子为砷(as)离子，所述反型离子为硼(b)离子。
53.随后，继续参阅图5，执行步骤s03，进行热扩散工艺，以在所述第一开口122底部的衬底100内形成源区102及包围所述源区102的势垒区103。本实施例中，通过控制热扩散工艺使所述第二离子的掺杂范围大于所述第一离子的掺杂范围，所述热扩散的工艺参数包括：工艺温度为1000℃～1200℃，工艺时间为30s～60s。可选的，所述源区102为n型掺杂区，所述势垒区103为p型掺杂区，且所述阱区101的掺杂浓度高于所述势垒区103。
54.此外，参阅图6，在形成所述源区102和所述势垒区103之后，还包括：在所述第一开口122内形成擦除栅150；刻蚀部分所述字线层130以在所述浮栅111的异于所述擦除栅150的一侧形成字线131，同时形成暴露所述衬底100的第三开口132，在所述第三开口132底部的衬底内形成漏区104；在所述字线131的异于所述浮栅111一侧的侧壁上形成字线侧墙133。
55.可选的，所述擦除栅150和所述浮栅111之间还形成有擦除栅侧墙(图中未标注)，所述擦除栅150和所述衬底100之间还形成有隧穿氧化层(图中未标注)，所述字线侧墙133为氧化硅层和氮化硅层堆叠而成的叠层结构。可选的，所述第一介质层140在形成所述擦除栅150的过程中被去除。
56.相应地，参阅图6，本发明还提供一种分栅式存储器，包括：
57.衬底100；
58.擦除栅150，设置于所述衬底100的表面；
59.浮栅111，设置于所述擦除栅150两侧的衬底100表面；
60.字线131，设置于所述浮栅111的异于所述擦除栅150一侧的衬底100表面；
61.源区102，设置于所述擦除栅150下方的衬底100内；
62.势垒区103，设置于所述擦除栅150下方的衬底100内且包裹所述源区102；
63.漏区104，设置于所述字线131的异于所述浮栅111一侧的衬底100内。
64.本实施例中，所述衬底100内设置有阱区101，所述源区102、所述势垒区103和所述漏区104均位于所述阱区101内。本实施例所述的分栅式存储器及其制造方法向衬底同时注入第一离子和第二离子，通过控制热扩散工艺使所述第二离子的掺杂范围大于所述第一离子的掺杂范围，以形成源区及包围所述源区的势垒区，从而抑制所述分栅式存储器的穿通效应，提高了所述分栅式存储器的性能稳定性。在本发明的其他实施例中，所述分栅式存储器的制造方法也可以用于制造其他结构相同或相似的半导体器件，本发明对此不作限制。
65.综上所述，本发明提供一种分栅式存储器及其制造方法，其中，所述分栅式存储器的制造方法，包括：提供衬底，所述衬底上形成有字线层及位于所述字线层两侧的浮栅，且相邻所述浮栅之间形成有暴露所述衬底的第一开口；通过所述第一开口对所述衬底同时注入第一离子和第二离子，且所述第二离子为所述第一离子的反型离子；进行热扩散工艺，以在所述第一开口底部的衬底内形成源区及包围所述源区的势垒区。本发明向衬底同时注入第一离子和第二离子，通过控制热扩散工艺使所述第二离子的掺杂范围大于所述第一离子的掺杂范围，从而在衬底内形成包围源区的势垒区，抑制分栅式存储器的穿通效应，进而确保所述分栅式存储器的性能稳定。
66.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属
技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。