一种增加低频射频信号承载能力的MOS管堆叠结构的制作方法

一种增加低频射频信号承载能力的mos管堆叠结构
技术领域
1.本发明涉及一种增加低频射频信号承载能力的mos管堆叠结构，属于半导体集成电路制造技术领域。


背景技术：

2.芯片上堆叠成栈的集成晶体管存在到地寄生电容，当开关处于关断状态时，mos管可以等效为电容。当开关处于关断状态，若有大功率射频信号施加在开关上，理想状态下开关各级晶体管的承受电压是相同的。但由于到地寄生电容的效应，部分电流通过寄生电容流向地，使得各级开关晶体管实际承受压降（δv）不同，从而影响了开关的大功率承载能力。由于增加晶体管级数的同时，到地寄生电容也会相应增加，所以很难单纯通过增加开关级数来增大开关承压能力。
3.现有技术中为解决关断mos管电流泄露的问题，一般会在源漏之间接入电容来进行平衡，电容结构对频率较高的信号会有改善，但对低频信号并没有调节效果。低频信号会通过栅极电阻泄露，存在缺陷，其低频电压承压能力并未提高。


技术实现要素：

4.目的：为了克服现有技术中存在的不足，本发明提供一种增加低频射频信号承载能力的mos管堆叠结构。
5.技术方案：为解决上述技术问题，本发明采用的技术方案为：一种增加低频射频信号承载能力的mos管堆叠结构，包括若干个mos管，mos管的源级、栅级依次相连堆叠成开关栈，开关栈连接高压信号vin的一端为高阶，连接低压信号vout的一端为低阶，射频信号从高阶输入，低阶输出，所述每个mos管的漏极和源极之间并联接入阻抗元件，每个阻抗元件的阻抗值从低价开始向高价逐级递减。
6.作为优选方案，每个阻抗元件的阻抗值计算公式如下：其中，rdsn为第n阶源漏之间并联阻抗值，rds1为第一阶源漏之间并联阻抗值，为给定值，单位为欧姆，rgb为电阻参数，单位为欧姆。
7.作为优选方案，阻抗元件采用电阻。
8.作为优选方案，阻抗元件采用电感。
9.作为优选方案，阻抗元件采用电容。
10.作为优选方案，阻抗元件采用电阻、电感、电容至少其中两个的串联、并联或者串并联结构。
11.作为优选方案，所述mos管采用pmos管。
12.作为优选方案，所述mos管采用nmos管。
13.有益效果：本发明提供的一种增加低频射频信号承载能力的mos管堆叠结构，其优点如下：1. 设计了mos管的源漏并联阻抗元件，每级源漏并联阻抗元件并不相同，源漏并联阻抗元件阻抗值大小与其所在阶数的位置关系有关。
14.2. 每级源漏并联阻抗元件大小呈递减关系。
15.3. 利用改变源漏并联阻抗元件来匹配栅极泄露电流，以平衡级间电压分布。
附图说明
16.图1为mos管截面示意图。
17.图2为mos管开关栈示意图。
18.图3为无递减源漏并联阻抗开关栈的级间电压差分布图。
19.图4为添加递减源漏并联阻抗后开关栈的级间电压差分布图。
20.图5为源漏并联阻抗的其他替代结构图。
21.图6为源漏并联阻抗阻抗值递减规律图。
22.图7为有无递减源漏并联阻抗开关管的谐波表现对比图。
具体实施方式
23.下面结合具体实施例对本发明作更进一步的说明。
24.一种增加低频射频信号承载能力的mos管堆叠结构，对传统芯片上的集成mos管做了改进,增加了源漏并联阻抗元件，以提高mos管低频电压承受能力。
25.芯片上集成的开关晶体管，以n沟道mos管为例，如图1所示，一般由包含了四个端口，分别为栅级(gate)、漏级(drain)、源级(source)，基体端(body)。栅级与基体端间存在绝缘的二氧化硅隔离层。漏极和源级由浓度较高的n 离子掺杂形成。对于n沟道器件，基体端为p型硅衬底。cmos晶体管通过栅极加压的方式改变衬底的电荷分布，以此对器件进行有效控制。
26.为提高mos管承压能力，一般会将若干个mos管堆叠成开关栈，如图2所示。本发明在开关栈电路中每个射频mos管的漏极和源极之间并联接入阻抗元件（rds），且该阻抗元件阻抗值按递减规律分布。即在开关管的源极和漏极之间并联接入阻抗元件（rds），以该结构为开关单元，多个开关单元之间源漏首尾相接，堆叠成栈，一个开关单元即为该开关栈中的一阶（m1、m2、m3
…
）。
27.规定开关栈中连接高压信号（vin）的一端为高阶，连接低压信号（vout）的一端为低阶，即射频信号从高阶（m3）输入，低阶（m1）输出。随着开关单元阶数的递增，每一个开关单元中的源漏并联阻抗元件阻抗值随之递减，第一阶（rds1）最大，最后一阶（rds3）最小。根据具体实施情况的不同以及堆栈结构阶数的不同，其高、低阶阻抗值可相差5-20倍。
28.第n阶源漏并联阻抗rdsn的阻抗值可由下式得出，其中rds1为第一阶开关单元的源漏并联阻抗，为给定值，单位为欧姆。rgb为电阻参数，单位为欧姆。rgb为优化项，可通过调整电阻参数对源漏并联电阻堆栈结构进行性能优化。rgb可优选为源极串联电阻rg或基体端串联电阻rb的近似值。第n阶源漏并联阻抗rdsn的阻抗值计算公式如下：
实施例1：下面以8阶mos管开关栈进行分析。其中，8阶mos管中的源漏并联阻抗元件阻抗值相同，将8v的交流电压施加在8阶mos管两端（高阶端为输入端，即射频信号在第八阶m8输入，第一阶m1输出），可得到每级级间的归一化电压（即图2中v0、v1、v2、v3
……
）和级间电压差（图3中d1=v1-v0、d2=v2-v1、d3=v3-v2
……
）。
29.理想状态下，当mos管开关处于截断状态时，每一级的承压（d1、d2、d3
…
）在不同频率时应是相同的。然而，由图3的级间电压差可以看出，实际情况中，低频承压最高的单阶开关管会比其他阶多承受额外40%的电压，低频段开关管每级承压分布极度不平衡。这种不平衡的电压分布，会导致承压高的开关管先行击穿，实际承压的开关管数量会减少，从而进一步加大其他级承压，使整个开关击穿，即整个开关的承压能力受限于承压最高的一级开关管。
30.当开关管处于截断状态，对低频信号来讲，所有的开关管、电容都可视为开路，忽略不计。只剩下栅极串联电阻（rg）、基体端串联电阻（rb，）以及源漏并联阻抗元件（rds）。在其两端施加高压射频信号（高阶端为输入端）时，低频信号会通过每级寄生泄露一部分电流（i’n
），这样流经每级电流（in）自高阶向低阶递减，如果源漏并联阻抗元件（rds）阻抗值保持不变，那么每级两端的电压也是自上而下递减，即δv
n = in×
rdsn递减，从而导致了低频电压分布不均。由于整个开关栈受限于承压最大的几级，只有让每级开关管的电压尽可能均匀，开关栈的整体承压能力才可以最大化。
31.实施例2：本发明设计的每一级的源漏并联阻抗元件的阻抗值从低阶向高阶逐级递减，与其对应阶的泄露电流相匹配，适应电流变化，从而每级两端的电压降δv相同。即δv
n =in×
rdsn为恒定值，使级间低频电压均匀分布，提高整个开关的低频承压能力。
32.实施例3：本发明中的源漏并联阻抗元件根据具体实施情况的不同可做不同优化处理，以电阻为例，其高低阶阻抗值可相差5-20倍，低阶阻值可为20k-5kω，则高阶可递减至200-500ω，变化趋势可见图6。
33.源漏并联阻抗元件的结构并不局限于纯电阻元器件，也可以是电感、电容或其他阻抗器件串并结构，如图5所示，源漏并联阻抗元件采用电感与电阻的并联电路。
34.依照公式对8阶mos管的源漏并联阻抗元件进行优化后，将8v的交流电压施加在其两端，得到其每级级间电压差（如图4所示）。由级间电压差可以看出，每级承压正向波动全部在5%以内，即承压最高的一级不会比理想状态承压多5%。整个开关栈内电压分布极其均匀。
35.使用harmonic balance仿真其在输入100m正弦信号时的谐波表现（图7），可以看出，调整rds后的8阶开关管的二次谐波（2fo）、三次谐波（3fo）表现以及承压能力相比之前无调整rds大幅提升。
36.以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人
员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。