半导体结构及其形成方法、SRAM器件与流程

半导体结构及其形成方法、sram器件
技术领域
1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、sram器件。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.全包围栅极晶体管中的栅极结构一般采用自对准双重图形工艺(sadp)或者自对准四重图形工艺(saqp)形成，在垂直于所述栅极结构的延伸方向上，各个栅极结构的横向尺寸相同，相应的栅极结构下方的沟道的长度相同。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法、sram器件，所述半导体结构的沟道的整体导通电流减小，使得半导体结构能够满足工艺需求。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的多个沟道叠层以及横跨多个所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成覆盖所述伪栅结构的侧壁，且露出所述伪栅结构顶部的层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；去除所述沟道叠层顶部的一个或多个所述沟道层；去除所述沟道叠层顶部的一个或多个的所述沟道层后，去除剩余的所述沟道层之间的所述牺牲层，形成通道；在所述栅极开口和通道中形成栅极结构。
7.相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域；多个沟道层，在所述衬底表面法线方向上间隔悬置于所述衬底上，且第二区域的所述沟道层的数量少于所述第一区域的所述沟道层的数量；栅极结构，包围所述沟道层；栅极侧墙层，位于高于所述沟道层的靠近所述栅极结构顶部的侧壁上；一个或多个端部沟道层，位于所述第二区域的所述栅极侧墙层和最顶部的所述沟道层之间。
8.相应的，本发明实施例还提供一种sram器件，包括半导体结构，所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域；多个沟道层，在所述衬底表面法线方向上间隔悬置于所述衬底上，且第二区域的所述沟道层的数量少于所述第一区域的所述沟道层的数量；栅极结构，包围所述沟道层；栅极侧墙层，位于所述沟道层顶部的所述栅极结构的侧壁上；一个或多个端部沟道层，位于所述第二区域的所述栅极侧墙层和最顶部的所述沟道层之间；包括：所述第一区域包括下拉晶体管；所述第二区域包括传输门晶体管或上拉晶体管。
9.与现有技术相比，本发明实施例的技术方案具有以下优点：
10.本发明实施例所提供的半导体结构的形成方法中，去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出多个沟道叠层，去除所述沟道叠层顶部的一个或多个所述沟道层，从而所述半导体结构中的沟道层的数量减少，从而在半导体结构工作时，所述半导体结构的沟道的整体导通电流减小，使得半导体结构能够满足工艺需求；此外，去除剩余的所述沟道层之间的所述牺牲层，形成通道，在所述栅极开口和通道中形成栅极结构，栅极结构的形成空间更大，需要被所述栅极结构控制的沟道层的数量减小，相应的，在半导体结构工作时，使得栅极结构对剩余的沟道层的控制能力变强，有利于降低沟道漏电流的概率，提高半导体结构的电学性能。
11.本发明实施例所提供的sram器件中，所述第一区域包括下拉晶体管；所述第二区域包括传输门晶体管或上拉晶体管，所述下拉晶体管的沟道层的数量多于传输门晶体管或上拉晶体管的沟道层的数量，相应的sram器件工作时，下拉晶体管的导通电流大于传输门晶体管或上拉晶体管的导通电流，使得在sram器件工作时，sram器件的稳定性较高，不易受到干扰。具体的，下拉晶体管的导通电流大于传输门晶体管的导通电流，有利于提高sram器件读取的稳定性；下拉晶体管的导通电流大于上拉晶体管的导通电流，有利于提高sram器件的写入速率。
附图说明
12.图1至图3是一种半导体结构的形成方法中关键步骤的结构示意图；
13.图4和图5是另一种半导体结构的形成方法中关键步骤的结构示意图；
14.图6至图19是本发明一实施例半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
15.由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
16.参考图1至图3，示出了一种半导体结构的形成方法中关键步骤的结构示意图。
17.如图1所示，提供基底，所述基底包括第一器件区i和第二器件区ii，所述基底包括衬底1以及位于所述衬底1上的沟道叠层2，所述沟道叠层2包括牺牲层21和位于所述牺牲层21上的沟道层22；伪栅结构4，横跨所述沟道叠层2上，所述伪栅结构4覆盖所述沟道叠层2的部分顶璧和部分侧壁，以平行于衬底1表面且垂直于所述伪栅结构4的延伸方向为横向；源漏掺杂层30，位于所述伪栅结构4两侧的所述沟道叠层2中；内侧墙层7，位于所述牺牲层21
和源漏掺杂层30之间；层间介质层6，位于伪栅结构4的侧部，且所述层间介质层6的顶面与所述伪栅结构4的顶面齐平。
18.如图2所示，去除所述伪栅结构4，形成栅极开口5；形成栅极开口5后，去除牺牲层21，形成由衬底1、沟道层22和内侧墙层7围成的第一通道8，以及由沟道层22和内侧墙层7围成的第二通道9。
19.如图3所示，在所述栅极开口5、第一通道8以及第二通道9中形成栅极结构10。
20.半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。通常所述第一器件区i和第二器件区ii中的所述伪栅结构4是通过自对准双重图形工艺(sadp)形成的，相应的所述第一器件区i中的伪栅结构4和第二器件区ii中的伪栅结构4的横向尺寸相同，所述第一器件区i中的沟道层22的横向尺寸与第二器件区ii中的沟道层22的横向尺寸相同，在半导体结构工作时，第一器件区i的沟道中的导通电流的总和与所述第二器件区ii的沟道中的导通电流的总和相同，不能够满足第一器件区i和第二器件区ii中沟道的总导通电流不一致的需求，也就是说不能满足半导体结构多样化的电学性能的需要。
21.参考图4和图5，是另一种半导体结构的形成方法中关键步骤的结构示意图。
22.本半导体结构的形成方法与前一半导体结构的形成方法的不同之处在于：
23.如图4所示，所述第一区域i的沟道叠层20的数量多于第二区域ii的沟道叠层20的数量。
24.如图5所示，在所述伪栅结构40两侧的沟道叠层20中形成源漏掺杂层30。
25.所述第一区域i的沟道叠层20的数量多于第二区域ii的沟道叠层20的数量，从而后续将伪栅结构40替换成栅极结构后，第一区域i的沟道层22的数量大于所述第二区域ii的沟道层的数量，在半导体结构工作时，第一区域i的沟道的总电流大于第二区域ii的沟道的总电流。
26.形成源漏掺杂层30的步骤包括：在所述伪栅结构40两侧的沟道叠层20中形成沟槽(图中未示出)，第一区域i的沟槽的深度大于第二区域ii的沟槽的深度，通常采用选择性外延生长工艺(selective epitaxy growth，seg)在所述沟槽中形成源漏掺杂层30，沟槽的侧壁和底面提供选择性外延生长的界面，相应的导致第一区域i的伪栅结构40的源漏掺杂层30的厚度高于所述在所述伪栅结构40两侧形成的源漏掺杂层30的厚度，所述第一区域i的源漏掺杂层30对沟道的应力大于第二区域ii的源漏掺杂层30对沟道的应力，导致半导体结构的均一性存在差异。
27.为了解决技术问题，本发明实施例所提供的半导体结构的形成方法中，去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出多个沟道叠层，去除所述沟道叠层顶部的一个或多个所述沟道层，从而所述半导体结构中的沟道层的数量减少，从而在半导体结构工作时，所述半导体结构的沟道的整体导通电流减小，使得半导体结构能够满足工艺需求；此外，去除剩余的所述沟道层之间的所述牺牲层，形成通道，在所述栅极开口和通道中形成栅极结构，栅极结构的形成空间更大，需要被所述栅极结构控制的沟道层的数量减小，相应的，在半导体结构工作时，使得栅极结构对剩余的沟道层的控制能力变强，有利于降低沟道漏电流的概率，提高半导体结构的电学性能。
28.本发明实施例所提供的sram器件中，所述第一区域包括下拉晶体管；所述第二区域包括传输门晶体管或上拉晶体管，所述下拉晶体管的沟道层的数量多于传输门晶体管或上拉晶体管的沟道层的数量，相应的sram器件工作时，下拉晶体管的导通电流大于传输门晶体管或上拉晶体管的导通电流，使得在sram器件工作时，sram器件的稳定性较高，不易受到干扰。具体的，下拉晶体管的导通电流大于传输门晶体管的导通电流，有利于提高sram器件读取的稳定性；下拉晶体管的导通电流大于上拉晶体管的导通电流，有利于提高sram器件的写入速率。
29.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
30.图6至图19是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
31.参考图6和图7，图7为图6在aa方向的剖面图，提供基底，所述基底包括衬底100、分立于所述衬底100上的多个沟道叠层300以及横跨多个所述沟道叠层300的伪栅结构103，所述伪栅结构103覆盖所述沟道叠层300的部分顶壁和部分侧壁，所述沟道叠层300包括牺牲层101和位于所述牺牲层101上的沟道层102。
32.衬底100用于为后续形成半导体结构提供工艺平台。
33.本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
34.本实施例中，提供基底的步骤中，所述基底包括第一区域i和第二区域ii。
35.需要说明的是，本实施例中，所述第一区域i用于形成nmos(negative channel metal oxide semiconductor)，例如下拉晶体管(pull-down transistor，pd)，第二区域ii用于形成pmos(positive channel metal oxide semiconductor)，例如传输门晶体管(pg)或上拉晶体管(pull-up transistor，pu)。
36.本实施例中，半导体结构的形成方法用于形成的半导体结构中，第一区域i形成的晶体管的沟道的总导通电流比第二区域ii中形成的晶体管的总导通电流大，也就是说所述第一区域i中形成的沟道层102的数量多于所述第二区域ii中形成的沟道层102的数量。
37.沟道叠层300用于为后续形成悬空设置的沟道层102提供工艺基础。牺牲层101用于支撑沟道层102，为后续沟道层102的间隔悬空设置提供工艺条件，也用于为后续形成的栅极结构占据空间位置。
38.本实施例中，沟道层102的被刻蚀难度大于牺牲层101的被刻蚀难度，后续在去除牺牲层101时，沟道层102不易受损伤。
39.具体的，沟道层102的材料包括：硅、锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种。本实施例中，所述沟道层102的材料为硅。
40.具体的，牺牲层101的材料包括锗化硅和硅中的一种或两种。本实施例中，牺牲层101的材料为锗化硅。
41.所述伪栅结构103为后续制程中形成栅极结构占据空间位置。
42.本实施例中，所述第二区域ii的伪栅结构103的横向尺寸小于所述第一区域i的所述伪栅结构103的横向尺寸，后续在所述伪栅结构103两侧的所述沟道叠层中形成源漏掺杂
层，在半导体结构工作时，源漏掺杂层之间的所述沟道层作为沟道，因此，所述伪栅结构103的横向尺寸限定了半导体结构中沟道的横向尺寸。后续将伪栅结构103替换成栅极结构，在第二区域ii的栅极结构的横向尺寸小于所述第一区域i的所述栅极结构的横向尺寸。相应的第二区域ii的栅极结构下方的沟道层102的横向尺寸小于所述第一区域i的栅极结构下方的沟道层102的横向尺寸，在半导体结构工作时，第二区域ii中沟道的导通电流小于所述第一区域i中沟道的导通电流。
43.需要说明的是，提供基底的步骤中，以平行于所述衬底100表面，且垂直于所述伪栅结构103的延伸方向为横向，所述第二区域ii的伪栅结构103的横向尺寸占所述第一区域i的所述伪栅结构103的横向尺寸的比值不宜过大，也不宜过小。通常所述半导体结构用于形成sram器件，具体的所述第一区域i用于形成下拉晶体管，所述第二区域ii用于形成传输门晶体管或上拉晶体管，若所述比值过大，在半导体结构工作时，会导致第二区域ii中沟道的导通电流，与所述第一区域i中的导通电流近似相同，不能够显著提高sram器件读取的稳定性和写入速率。若所述比值过小，在半导体结构工作时，会导致第二区域ii中沟道的导通电流与所述第一区域i中的导通电流相比过小，也就是说传输门晶体管中的导通电流过小，会限制sram器件的读取和写入的速率。本实施例中，提供基底的步骤中，以平行于所述衬底100表面，且垂直于所述伪栅结构103的延伸方向为横向，所述第二区域ii的伪栅结构103的横向尺寸为所述第一区域i的所述伪栅结构103的横向尺寸的55％至95％。
44.本实施例中，伪栅结构103包括保形覆盖沟道叠层的部分顶面和部分侧壁的伪栅氧化层1031和位于伪栅氧化层1031上的伪栅层1032。
45.本实施例中，伪栅氧化层1031的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
46.本实施例中，伪栅层1032的材料为多晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
47.形成伪栅结构103的步骤包括：形成覆盖所述沟道叠层的伪栅氧化材料层(图未示)和位于所述伪栅氧化层上的伪栅材料层(图未示)；在伪栅材料层上形成栅极掩膜层104；以栅极掩膜层104为掩膜刻蚀伪栅材料层和伪栅氧化材料层，剩余的所述伪栅氧化材料层作为所述伪栅氧化层1031，剩余的所述伪栅材料层作为伪栅层1032。
48.需要说明的是，以平行于所述衬底100表面，且垂直于所述伪栅结构103的延伸方向为横向，本实施例中，第一区域i和第二区域ii中的伪栅结构103通过自对准双重图形工艺(sadp)或者自对准四重图形工艺(saqp)形成的，第一区域i和第二区域ii中的伪栅结构103的横向尺寸相同，简化了所述伪栅结构103的形成工艺，有利于提高伪栅结构103的形成效率。
49.需要说明的是，提供基底的步骤中，所述伪栅结构103的侧壁上形成有栅极侧墙层105。
50.所述栅极侧墙层105用于限定后续形成的源漏掺杂层的形成位置，在后续半导体结构的形成过程中，还用于保护所述伪栅结构103的侧壁免受损伤。
51.所述栅极侧墙层105的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
52.还需要说明的是，提供基底的步骤中，所述基底还包括：鳍部112，凸立于所述衬底
100上，且所述鳍部112位于所述衬底100和沟道叠层之间；隔离层113，位于所述鳍部112露出的所述衬底100上。所述伪栅结构103位于所述隔离层113上。
53.所述鳍部112凸立于所述衬底100上，所述鳍部112的侧部为所述隔离层113提供工艺空间。
54.本实施例中，所述鳍部112的材料与衬底100的材料相同。其他实施例中，所述鳍部的材料还可以与衬底的材料不同。
55.所述隔离层113使得后续替换伪栅结构113形成的栅极结构与衬底100相电隔离，隔离层113用于还使得各个鳍部112之间实现电隔离。
56.本实施例中，隔离层113的材料为介电材料。具体的，隔离层113的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层113的工艺难度和工艺成本。
57.相应的，所述伪栅结构103位于所述隔离层113上，所述伪栅结构103横跨所述鳍部112，且覆盖所述鳍部112的部分顶壁和部分侧壁。
58.参考图8和图9，形成覆盖所述伪栅结构103的侧壁，且露出所述伪栅结构103顶部的层间介质层115(如图9所示)。
59.层间介质层115用于电隔离相邻器件。此外，所述层间介质层115为后续形成栅极开口提供工艺空间。
60.本实施例中，所述层间介质层115的材料为绝缘材料。具体的，所述层间介质层115的材料包括氧化硅。
61.需要说明的是，在形成所述层间介质层115的过程中，去除所述栅极掩膜层104。
62.如图8所示，所述半导体结构的形成方法还包括：提供基底后，形成所述层间介质层115前，刻蚀所述伪栅结构103两侧的沟道叠层300，在所述沟道叠层300中形成沟槽106。
63.所述沟槽106为后续形成源漏掺杂层提供工艺空间。
64.本实施例中，以栅极掩膜层104为掩膜，采用干法刻蚀工艺刻蚀所述伪栅结构103两侧的沟道叠层300，形成沟槽106。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述沟槽106的形貌满足工艺需求，采用干法刻蚀工艺形成沟槽106的过程中，能够以所述鳍部112的顶部为刻蚀停止位置，能够降低对其他膜层结构的损伤。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲层101和沟道层102，有利于提高沟槽106的形成速率。
65.其他实施例中，还可以采用湿法刻蚀工艺或者干法和湿法相结合的刻蚀工艺刻蚀伪栅结构两侧的沟道叠层，形成沟槽。
66.需要说明的是，所述第一区域i和第二区域ii中的伪栅结构103的横向尺寸相同，相应的，形成沟槽后，所述第一区域i和第二区域ii的栅极结构底部的沟道层的横向尺寸相同。
67.需要说明的是，本实施例中，第一区域i和第二区域ii共用源漏掺杂层，相应的源漏掺杂层的掺杂离子类型相同。其他实施例中，第一区域和第二区域的源漏掺杂层各自独立，所述源漏掺杂层的掺杂离子类型还可以不相同。
68.需要说明的是，后续在所述沟槽106中形成源漏掺杂层，在半导体结构工作时，源漏掺杂层之间的所述沟道层作为沟道，因此，所述伪栅结构103的横向尺寸限定了半导体结
构中沟道的横向尺寸，因此所述第二区域ii的沟道层102的横向尺寸为所述第一区域i的所述沟道层102的横向尺寸的55％至95％。
69.后续将所述伪栅结构103替换成栅极结构，所述第二区域ii的沟道层102的横向尺寸小于所述第一区域i的栅极结构下方的沟道层102的横向尺寸，在半导体结构工作时，第二区域ii中沟道的导通电流小于所述第一区域i中沟道的导通电流。
70.所述半导体结构的形成方法还包括：形成所述沟槽106后，形成所述源漏掺杂层前，横向刻蚀所述沟槽106露出的所述牺牲层101，形成侧壁凹槽(图中未示出)；在所述侧壁凹槽中形成内侧墙层110。
71.第一区域i的所述侧壁凹槽为形成内侧墙层110提供工艺空间。
72.本实施例中，采用湿法刻蚀工艺横向刻蚀所述沟槽106露出的所述牺牲层101，形成所述侧壁凹槽。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用各向同性的干法刻蚀工艺横向刻蚀所述沟槽露出的所述牺牲层，形成所述侧壁凹槽。
73.本实施例中，所述牺牲层101的材料为锗化硅，相应的，采用湿法刻蚀工艺横向刻蚀所述沟槽106露出的所述牺牲层101的过程中，采用的湿法刻蚀溶液包括hcl溶液。
74.内侧墙层110用于减小后续形成的源漏掺杂层和栅极结构之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
75.本实施例中，内侧墙层110的材料为低k介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低k介质材料绝缘性能优越，降低后续形成在内侧墙层110两侧的栅极结构和源漏掺杂层之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
76.具体的，所述内侧墙层110的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。本实施例中，所述内侧墙层110的材料包括掺杂碳的sin或掺杂氧的sin。
77.所述内侧墙层110的形成方法包括：形成保形覆盖所述伪栅结构103、沟槽106和侧壁凹槽的侧墙材料膜(图中未示出)；去除所述沟槽106底部以及伪栅结构103侧壁的所述侧墙材料膜，剩余的位于所述侧壁凹槽中的所述侧墙材料层作为内侧墙层110。
78.本实施例中，采用原子层沉积(atomic layer deposition，ald)工艺形成所述侧墙材料膜。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。通过原子层沉积工艺，所述侧墙材料膜以原子层的形式形成于所述伪栅结构103、沟槽106和侧壁凹槽的表面，因此有利于提高沉积速率的均匀性、所述侧墙材料膜的厚度均一性以及所述侧墙材料膜中的结构均匀性，且所述侧墙材料膜具有良好的覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(thermal budget)，降低半导体结构性能偏移的概率。
79.如图9所示，在所述沟槽106中形成源漏掺杂层114。
80.在半导体结构工作时，源漏掺杂层114用于为沟道提供应力，从而提高沟道中载流子的迁移速率。
81.本实施例中，所述第一区域i用于形成nmos，源漏掺杂层114用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层114为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。第一区域i的源漏掺杂层114的材料包括：掺杂n型离子的碳
化硅或磷化硅。n型离子包括p、as和sb中的一种或多种。
82.第二区域ii用于形成pmos，第二区域ii的源漏掺杂层114用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。第二区域ii的源漏掺杂层114的材料包括：掺杂p型离子的锗化硅。p型离子包括b、ga和in中的一种或多种。
83.参考图10至图12，图11为图10在bb处的剖面图，图12为图10在cc处的剖面图，去除所述伪栅结构103，在层间介质层115中形成栅极开口116。
84.所述栅极开口116为后续形成栅极结构提供工艺空间。
85.本实施例中，采用湿法刻蚀工艺去除所述伪栅结构103。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
86.本实施力中，所述伪栅结构103包括伪栅氧化层1031和伪栅层1032。伪栅氧化层1031的材料为氧化硅，伪栅层1032的材料为多晶硅。具体的，去除所述伪栅结构103的步骤中，采用的刻蚀溶液包括氨水和四甲基氢氧化铵溶液。
87.需要说明的是，所述第二区域ii的栅极开口116的横向尺寸小于所述第一区域i的所述栅极开口116的横向尺寸。相应的，后续形成在所述第二区域ii的栅极开口116的栅极结构的横向尺寸小于所述第一区域i的所述栅极开口116的栅极结构的横向尺寸。
88.参考图13至图15，图15为图14在cc处的剖面图，去除所述沟道叠层300顶部的一个或多个所述沟道层102。
89.本发明实施例，去除所述沟道叠层300顶部的一个或多个所述沟道层102，从而所述半导体结构中的沟道层102的数量减少，进而在半导体结构工作时，所述半导体结构的沟道的整体导通电流减小，使得半导体结构能够满足工艺需求。后续，去除剩余的所述沟道层102之间的所述牺牲层101，形成通道，在所述栅极开口和通道中形成栅极结构，栅极结构的形成空间更大，需要被所述栅极结构控制的沟道层102的数量减小，在半导体结构工作时，使得栅极结构对剩余的沟道层102的控制能力变强，有利于降低沟道漏电流的概率，提高半导体结构的电学性能。
90.去除所述沟道叠层300顶部的一个或多个所述沟道层102的步骤中，去除所述第二区域ii的一个或多个所述沟道层102。从而，第二区域ii剩余的沟道层102的数量少于第一区域i的沟道层102的数量，使得第二区域ii的沟道的整体导通电流小于所述第一区域i的沟道的整体导通电流。
91.需要说明的是，去除所述沟道叠层300顶部的一个或多个所述沟道层102后，剩余的位于所述栅极侧墙层105底部的所述沟道层102作为端部沟道层119。
92.本实施例中，去除所述第二区域ii的一个或多个所述沟道层102的步骤包括：形成覆盖所述第一区域i且露出所述第二区域ii的掩膜层109；以所述掩膜层109为掩膜，去除所述第二区域ii的一个或多个所述沟道层102。
93.所述掩膜层109为易于去除的材料，在后续去除掩膜层109时能够减少对已形成膜层的损伤。
94.本实施例中，所述掩膜层109的材料包括：有机材料层(图中未示出)、位于所述有机材料层上的抗反射涂层(图中未示出)以及位于所述抗反射涂层上的光刻胶层(图中未示出)。
95.所述有机材料层包括：soc(spin on carbon，旋涂碳)材料、odl(organic dielectric layer，有机介电层)材料、duo材料或apf(advanced patterning film，先进图膜)材料中的一种或多种。
96.抗反射涂层包括：barc(bottom anti-reflective coating，底部抗反射涂层)材料或darc(dielectric anti-reflective coating，介电抗反射涂层)材料。
97.本实施例中，以所述掩膜层109为掩膜，采用湿法刻蚀工艺去除所述沟道叠层300顶部的一个所述沟道层102。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
98.本实施例中，所述沟道层101的材料为硅，相应的，采用湿法刻蚀工艺横向去除所述沟槽106侧壁露出的部分宽度的所述沟道层101的过程中，采用的湿法刻蚀溶液包括四甲基氢氧化铵溶液。
99.需要说明的是，采用湿法刻蚀工艺去除所述第二区域ii的沟道叠层300顶部的一个所述沟道层102的过程中，顶部的所述沟道层102的顶面和侧壁暴露在所述栅极开口116中，剩余的所述沟道层102的侧壁暴露在所述栅极开口116中，在去除所述顶部的一个所述沟道层102后，第二区域ii的剩余的沟道层102的侧壁受微小损伤。
100.其他实施例中，还可以所述掩膜层为掩膜，采用干法刻蚀工艺去除所述沟道叠层顶部的一个或多个所述沟道层。干法刻蚀工艺的过程中，刻蚀多个沟道层的过程中，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀沟道层和牺牲层，简化了工艺步骤。干法刻蚀工艺具有各向异性刻蚀特性，在去除第二区域的沟道叠层顶部的一个或多个沟道层的过程中，不易对剩余的沟道层的侧壁造成损伤，有利于提高第二区域中剩余的沟道层形貌质量，在半导体结构工作时，第二区域的沟道中的载流子的迁移速率较高。
101.具体的，采用干法刻蚀工艺去除所述沟道叠层顶部的一个或多个所述沟道层的过程中，采用的刻蚀气体包括cf4、chf3或c2f6等。
102.在另一些实施例中，所述半导体结构的形成方法还包括：形成所述掩膜层后，去除所述第二区域的沟道叠层顶部的一个或多个沟道层前，在所述第二区域形成露出一个或多个所述沟道层的遮挡层。
103.所述遮挡层覆盖第二区域中需要被保留的所述沟道层，露出需要被去除的所述沟道层。去除所述第二区域的沟道叠层顶部的一个或多个沟道层的过程中，需要被保留的沟道层不易受损伤，有利于提高第二区域中剩余的沟道层形貌质量，在半导体结构工作时，第二区域的沟道中的载流子的迁移速率较高。
104.所述遮挡层包括有机材料层。
105.在另一些实施例中，去除所述沟道叠层顶部的一个或多个所述沟道层后，去除所述遮挡层。
106.所述半导体结构的形成方法还包括：去除所述沟道叠层300顶部的一个或多个的所述沟道层101后，去除所述掩膜层109。
107.本实施例中，采用灰化工艺去除所述掩膜层109。去除所述沟道叠层300顶部的一个或多个的所述沟道层101后，能够避免掩膜层109中的有机材料污染机台，还能为后续去除牺牲层102做准备。
108.参考图16，去除所述沟道叠层300顶部的一个或多个的所述沟道层102后，去除剩
余的所述沟道层102之间的所述牺牲层101，形成通道117。
109.所述通道117和栅极开口116共同为后续形成栅极结构提供工艺空间。
110.本实施例中，采用湿法刻蚀工艺去除所述牺牲层101。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
111.具体的，所述牺牲层101的材料为锗化硅。相应的，湿法刻蚀工艺去除所述牺牲层101的过程中，采用的刻蚀溶液为hcl溶液。
112.需要说明的是，去除剩余的所述沟道层102之间的所述牺牲层101，形成通道117的步骤中，剩余的所述沟道层102顶部的所述牺牲层101。
113.参考图17至图19，图18为图17在dd处的剖面图，图19为图17在ee处的剖面图，在所述栅极开口116和通道117中形成栅极结构118。
114.在半导体结构工作时，所述栅极结构118用于控制沟道的开启与断开。
115.所述第二区域ii中的沟道层102的数量少于所述第一区域i中的沟道层102的数量，从而在半导体结构工作时，所述第二区域ii的沟道的整体导通电流小于第一区域i的沟道的整体导通电流，使得半导体结构能够满足工艺需求；此外，第二区域ii中需要被所述栅极结构118控制的沟道层102的数量减小，在半导体结构工作时，使得栅极结构118对剩余的沟道层102的控制能力变强，有利于降低沟道漏电的概率，提高半导体结构的电学性能。
116.所述栅极结构118包括功函数层和位于所述功函数层上的栅极层。
117.具体的，位于nmos中的功函数层的材料包括铝化钛、碳化钽和碳化钛中的一种或多种。位于pmos中的功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
118.具体的，所述栅极层的材料包括镁钨合金、钨、铜、镍和钛中的一种或多种。本实施例中，所述栅极层的材料为镁钨合金。
119.本实施例中，所述第二区域ii的伪栅结构103的横向尺寸小于所述第一区域i的伪栅结构103的横向尺寸，相应的，第二区域ii的栅极结构118的横向尺寸小于所述第一区域i的所述栅极结构118的横向尺寸，且因为第二区域ii的栅极结构118下方的沟道层102的横向尺寸小于所述第一区域i的栅极结构118下方的沟道层102的横向尺寸，在半导体结构工作时，第二区域ii中沟道的导通电流小于所述第一区域i中沟道的导通电流。
120.本实施例中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的栅极结构118的横向尺寸为所述第一区域i的所述栅极结构118的横向尺寸的55％至95％。
121.所述半导体结构的形成方法还包括：形成所述栅极结构118前，在所述通道117和栅极开口116中形成栅介质层(图中未示出)。
122.所述栅介质层用于实现栅极结构118与鳍部112之间的电隔离。需要说明的是，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
123.本实施例中，所述栅介质层的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
124.相应的，本发明实施例还提供一种半导体结构。参考图17至图19，图18为图17在dd处的剖面图，图19为图17在ee处的剖面图，示出了本发明半导体结构一实施例的结构示意
图。
125.所述半导体结构包括：衬底100，所述衬底100包括第一区域i和第二区域ii；多个沟道层102，在所述衬底100表面法线方向上间隔悬置于所述衬底100上，且第二区域ii的所述沟道层102的数量少于所述第一区域i的所述沟道层102的数量；栅极结构118，包围所述沟道层102；栅极侧墙层105，位于高于所述沟道层102的靠近所述栅极结构118顶部的侧壁上；一个或多个端部沟道层119，位于所述第二区域ii的所述栅极侧墙层105和最顶部的所述沟道层102之间。
126.本发明实施例所提供的半导体结构中，所述第二区域ii中的沟道层102的数量少于所述第一区域i中的沟道层102的数量，从而在半导体结构工作时，所述第二区域ii的沟道的整体导通电流小于第一区域i的沟道的整体导通电流，使得半导体结构能够满足工艺需求；此外，第二区域ii中需要被所述栅极结构118控制的沟道层102的数量减小，在半导体结构工作时，使得栅极结构118对第二区域ii的沟道层102的控制能力强于对第一区域i的沟道层102的控制能力，有利于降低第二区域ii的沟道漏电的概率，提高半导体结构的电学性能。
127.衬底100用于为形成半导体结构提供工艺平台。
128.本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
129.需要说明的是，本实施例中，所述第一区域i用于形成nmos(negative channel metal oxide semiconductor)，例如下拉晶体管(pull-down transistor，pd)，第二区域ii用于形成pmos(positive channel metal oxide semiconductor)，例如传输门晶体管(pg)或上拉晶体管(pull-up transistor，pu)。
130.具体的，沟道层102的材料包括：硅、锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种。本实施例中，所述沟道层102的材料为硅。
131.本实施例中，所述第二区域ii的沟道层102的横向尺寸小于所述第一区域i的栅极结构118下方的沟道层102的横向尺寸。相应的，在半导体结构工作时，第二区域ii中沟道的导通电流小于所述第一区域i中沟道的导通电流。
132.需要说明的是，提供基底的步骤中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的沟道层102的横向尺寸占所述第一区域i的所述沟道层102的横向尺寸的比值不宜过大，也不宜过小。通常所述半导体结构用于形成sram器件，具体的所述第一区域i用于形成下拉晶体管，所述第二区域ii用于形成传输门晶体管或上拉晶体管，若所述比值过大，在半导体结构工作时，会导致第二区域ii中沟道的导通电流，与所述第一区域i中的导通电流近似相同，不能够显著提高sram器件读取的稳定性和写入速率。若所述比值过小，在半导体结构工作时，会导致第二区域ii中沟道的导通电流与所述第一区域i中的导通电流相比过小，也就是说传输门晶体管中的导通电流过小，会限制sram器件的读取和写入的速率。本实施例中，提供基底的步骤中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的沟道层102的横向尺寸为所述第一区域i的所述沟道层102的横向尺寸的55％至95％。
133.还需要说明的是，所述半导体结构还包括：鳍部112，凸立于所述衬底100上，且所
述鳍部112位于所述衬底100和沟道叠层之间；隔离层113，位于所述鳍部112露出的所述衬底100上；所述栅极结构118，位于所述隔离层113上，所述栅极结构118横跨所述鳍部112，且覆盖所述鳍部112的部分顶壁和部分侧壁。
134.所述鳍部112凸立于所述衬底100上，所述鳍部112的侧部为所述隔离层113提供工艺空间。
135.本实施例中，所述鳍部112的材料与衬底100的材料相同。其他实施例中，所述鳍部的材料还可以与衬底的材料不同。
136.所述隔离层113使得栅极结构118与衬底100电隔离，隔离层113用于还使得各个鳍部112之间实现电隔离。
137.本实施例中，隔离层113的材料为介电材料。具体的，隔离层113的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层113的工艺难度和工艺成本。
138.在半导体结构工作时，栅极结构118用于控制沟道的开启与断开。
139.所述栅极结构118包括功函数层和位于所述功函数层上的栅极层。
140.具体的，位于nmos中的功函数层的材料包括铝化钛、碳化钽和碳化钛中的一种或多种。位于pmos中的功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
141.具体的，所述栅极层的材料包括镁钨合金、钨、铜、镍和钛中的一种或多种。本实施例中，所述栅极层的材料为镁钨合金。
142.本实施例中，所述栅极结构118全包围所述沟道层102。第二区域ii的沟道层102的横向尺寸小于所述第一区域i的沟道层102的横向尺寸，相应的第二区域ii的栅极结构118的横向尺寸小于所述第一区域i的所述栅极结构118的横向尺寸，在半导体结构工作时，第二区域ii中沟道的导通电流小于所述第一区域i中沟道的导通电流。
143.本实施例中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的栅极结构118的横向尺寸为所述第一区域i的所述栅极结构118的横向尺寸的55％至95％。
144.在所述半导体结构的形成过程中，所述栅极侧墙层105用于保护所述栅极结构118的侧壁不易受损伤。
145.所述栅极侧墙层105的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
146.所述半导体结构还包括：源漏掺杂层114，分立于所述衬底100上，以平行于所述衬底100表面，且垂直于所述栅极结构118延伸方向为横向，所述源漏掺杂层114，位于所述沟道层102横向的两端。
147.在半导体结构工作时，源漏掺杂层114用于为沟道层102中的沟道提供应力，提高沟道中载流子的迁移速率。
148.本实施例中，所述第一区域i用于形成nmos，源漏掺杂层114用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层114为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。第一区域i的源漏掺杂层114的材料包括：掺杂n型离子的碳化硅或磷化硅。n型离子包括p、as和sb中的一种或多种。
149.第二区域ii用于形成pmos，第二区域ii的源漏掺杂层114用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。第二区域ii的源漏掺杂层114的材料包括：掺杂p型离子的锗化硅。p型离子包括b、ga和in中的一种或多种。
150.本实施例中，所述第一区域i和第二区域ii的所述源漏掺杂层114同时形成，相应的所述第一区域i和第二区域ii的源漏掺杂层114的形成条件相同，相应的，所述第一区域i中的所述源漏掺杂层114的厚度与所述第二区域ii中的所述源漏掺杂层114的厚度相等。
151.所述半导体结构还包括：层间介质层115，覆盖所述栅极结构118的侧壁，且露出所述栅极结构的顶部。
152.层间介质层115用于电隔离相邻器件。所述层间介质层115的材料为绝缘材料。具体的所述层间介质层115的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层115的工艺难度和工艺成本。
153.一个或多个端部沟道层119，位于所述第二区域ii的所述栅极侧墙层105和最顶部的所述沟道层102之间。本实施例中，仅示意出了一个端部沟道层119。
154.在所述半导体结构的形成过程中，第一区域i和第二区域ii中具有相同数量的多个沟道层102，刻蚀第二区域ii的所述栅极侧墙层105露出的一个或多个所述沟道层102，在所述栅极侧墙层105的正下方形成一个或多个端部沟道层119，相应的第二区域ii的沟道层102的数量少于第一区域i的沟道层102的数量，在半导体结构工作时，第二区域的导通电流小于所述第一区域的导通电流。
155.所述半导体结构还包括：内侧墙层110，位于所述源漏掺杂层114和栅极结构118之间。
156.内侧墙层110用于减小源漏掺杂层114和栅极结构118之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
157.相应的，内侧墙层110还位于所述端部沟道层119之间，或者所述端部沟道层119和所述沟道层102之间，或者位于所述沟道层102之间。
158.本实施例中，所述内侧墙层110的材料为低k介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低k介质材料绝缘性能优越。能够降低源漏掺杂层114和栅极结构118之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
159.具体的，所述内侧墙层110的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。本实施例中，所述内侧墙层110的材料包括掺杂碳的sin或掺杂氧的sin。
160.相应的，本发明实施例还提供一种sram器件。示出了本发明sram器件一实施例的结构示意图。
161.所述sram器件包括前序所述的半导体结构，所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域；多个沟道层，在所述衬底表面法线方向上间隔悬置于所述衬底上，且第二区域的所述沟道层的数量少于所述第一区域的所述沟道层的数量；栅极结构，包围所述沟道层；栅极侧墙层，位于所述沟道层顶部的所述栅极结构的侧壁上；一个或多个端部沟道层，位于所述第二区域的所述栅极侧墙层和最顶部的所述沟道层之间。
162.所述第一区域i包括下拉晶体管(pull-down transistor，pd)；所述第二区域ii包
括传输门晶体管(pass-gate transistor，pg)或上拉晶体管(pull-down transistor，pd)。
163.所述下拉晶体管的沟道层102的数量多于传输门晶体管或上拉晶体管的沟道层102的数量，相应的sram器件工作时，下拉晶体管的导通电流大于传输门晶体管或上拉晶体管的导通电流，使得在sram器件工作时，sram器件的稳定性较高，不易受到干扰，具体的，下拉晶体管的导通电流大于传输门晶体管的导通电流，有利于提高sram器件读取的稳定性；下拉晶体管的导通电流大于上拉晶体管的导通电流，有利于提高sram器件的写入速率。
164.本实施例中，sram器件为六晶体管静态随机存取存储器(six-transistor sram，6t-sram)。
165.具体的，本实施例中，所述下拉晶体管的所述沟道层102的数量为三个；所述传输门晶体管的所述沟道层的数量为两个，所述上拉晶体管的所述沟道层102的数量为一个，或者所述传输门晶体管的所述沟道层102的数量为一个，所述上拉晶体管的所述沟道层102的数量为两个。
166.本实施例中，所述第二区域ii的沟道层102的横向尺寸小于所述第一区域i的沟道层102的横向尺寸。相应的，在半导体结构工作时，第二区域ii中沟道的导通电流小于所述第一区域i中沟道的导通电流。
167.需要说明的是，提供基底的步骤中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的沟道层102的横向尺寸占所述第一区域i的所述沟道层102的横向尺寸的比值不宜过大，也不宜过小。通常所述半导体结构用于形成sram器件，具体的所述第一区域i用于形成下拉晶体管，所述第二区域ii用于形成传输门晶体管或上拉晶体管，若所述比值过大，在半导体结构工作时，会导致第二区域ii中沟道的导通电流，与所述第一区域i中的导通电流近似相同，不能够显著提高sram器件读取的稳定性和写入速率。若所述比值过小，在半导体结构工作时，会导致第二区域ii中沟道的导通电流与所述第一区域i中的导通电流相比过小，也就是说传输门晶体管中的导通电流过小，会限制sram器件的读取和写入的速率。本实施例中，提供基底的步骤中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的沟道层102的横向尺寸为所述第一区域i的所述沟道层102的横向尺寸的55％至95％。
168.本实施例中，以平行于所述衬底100表面，且垂直于所述栅极结构118的延伸方向为横向，所述第二区域ii的栅极结构118的横向尺寸为所述第一区域i的所述栅极结构118的横向尺寸的55％至95％。具体的优点参考半导体结构中的表述，在此不再赘述。
169.半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
170.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。