管线式模拟数字转换器与模拟数字转换方法与流程

1.本案是关于管线式模拟数字转换器，尤其是关于具有延长的放大时段的管线式模拟数字转换器与模拟数字转换方法。


背景技术：

2.管线式模拟数字转换器可通过多级转换来将输入信号依次转换为对应的数字码。在现有技术中，每一级转换的操作时段为固定的。随着时钟脉冲频率越来越高，一个周期的时间也越来越短。为了让管线式模拟数字转换器能够在很短的周期内正确处理该转换结果，管线式模拟数字转换器中的部分电路(例如为残值放大器)需要具有较高的电流。如此一来，将造成整体功率消耗变高以及整体电路面积变大。


技术实现要素：

3.于一些实施例中，管线式模拟数字转换器包括多个转换器电路系统。多个转换器电路系统用以按照次序将输入信号转换为多个数字码。该多个转换器电路系统包括第一转换器电路系统与第二转换器电路系统。第一转换器电路系统用以将第一信号转换为该多个数字码中的第一数字码，并根据第一信号与第一数字码产生第一残余信号。第二转换器电路系统用以接收第一信号以及第一数字码以根据第一数字码对第一信号进行量化以产生该多个数字码中的第二数字码，并根据第一残余信号与第二数字码产生第二残余信号。
4.于一些实施例中，模拟数字转换方法包括下列操作：将第一信号转换为第一数字码，并根据第一信号与第一数字码产生第一残余信号；以及根据第一数字码对第一信号进行量化以产生第二数字码，并根据第一残余信号与第二数字码产生第二残余信号。
5.有关本案的特征、实作与功效，现在配合图式作较佳实施例详细说明如下。
附图说明
6.图1a为根据本案一些实施例绘制的一种管线式(pipeline)模拟数字转换器的示意图；
7.图1b为根据本案一些实施例绘制的图1a中多个转换器电路系统的操作时序图；
8.图2为根据本案一些实施例绘制的图1a中多个转换器电路系统的电路示意图；
9.图3为根据本案一些实施例绘制的图2中子模拟数字转换器电路的示意图；
10.图4为根据本案一些实施例绘制的一种管线式模拟数字转换器的示意图；以及
11.图5为根据本案一些实施例绘制的一种模拟数字转换方法的流程图。
具体实施方式
12.本文所使用的所有词汇具有其通常的含义。上述词汇在普遍常用字典中的定义，在本案的内容中包括任一于此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与含义。同样地，本案亦不仅以于此说明书所示出的各种实施例为限。
13.关于本文中所使用的“耦接”或“连接”，均可指两个或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个组件相互操作或动作。如本文所用，用语“电路系统(circuitry)”可为由至少一种电路(circuit)所形成的单一系统，且用语“电路”可为由至少一个晶体管和/或至少一个有源/无源组件按一定方式连接以处理信号的装置。
14.如本文所用，用语“和/或”包括了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本案的本意。为易于理解，各图式中的类似组件将被指定为相同标号。
15.图1a为根据本案一些实施例绘制的一种管线式(pipeline)模拟数字转换器100的示意图，且图1b为根据本案一些实施例绘制的图1a中转换器电路系统120[1]以及转换器电路系统120[2]的操作时序图。
[0016]
管线式模拟数字转换器100包括采样保持电路110、多个转换器电路系统120[1]～120[3]、时钟脉冲产生器电路130以及数字校正电路140。采样保持电路110对输入信号vin采样，并将采样到的输入信号vin输出为信号s1。于一些实施例中，采样保持电路110可由开关电容电路或切换式电容电路实现。
[0017]
多个转换器电路系统120[1]～120[3]按照次序将采样到的输入信号vin(即信号s1)转换为多个数字码d1[1]～d1[3]。详细而言，转换器电路系统120[1]对信号s1进行转换以产生数字码d1[1]，并根据数字码d1[1]以及信号s1产生残余信号s2[1]。转换器电路系统120[2]接收信号s1、残余信号s2[1]以及数字码d1[1]。转换器电路系统120[2]根据数字码d1[1]对信号s1进行量化以产生数字码d1[2]。转换器电路系统120[2]还根据数字码d1[2]以及残余信号s2[1]产生残余信号s2[2]。关于转换器电路系统120[1]以及转换器电路系统120[2]的相关操作将在后面参照图2与图3进行说明。于一些实施例中，转换器电路系统120[3]可为(但不限于)快闪式模拟数字转换器电路，其用以根据残余信号s2[2]产生数字码d1[3]。
[0018]
时钟脉冲产生器电路130用以产生多个时钟脉冲信号(未示出)给采样保持电路110以及多个转换器电路系统120[1]～120[3]。如此，采样保持电路110以及多个转换器电路系统120[1]～120[3]可根据该多个时钟脉冲信号依序执行上述多个操作。数字校正电路140用以组合多个数字码d1[1]～d1[3]以产生数字码dout。于一些实施中，数字校正电路140可用以校正多个转换器电路系统120[1]～120[3]中的每一者的偏移误差(offset error)和/或增益误差(gain error)。于一些实施例中，数字校正电路140可由数个数字逻辑电路实现。
[0019]
于一些相关技术中，管线式模拟数字转换器中的一级转换器被设置为对前级残余信号进行转换以产生对应的数字码，且此数字码仅用以在该级转换器内产生对应的残余信号。于这些技术中，转换器需要等待前一级转换器产生残余信号后才能够进行模拟数字转换。如此，每一级转换器的模拟数字转换的可运作时段将受到限制。相较于上述技术，于本案一些实施例中，转换器电路系统120[2]被设置为对采样到的输入信号vin(即转换信号s1而非残余信号s2[1])进行转换，且转换器电路系统120[2]还被设置为直接接收数字码d1[1]。藉由此设置方式，转换器电路系统120[2]可提前进入放大时段，以开始产生残余信号
s2[2]。
[0020]
例如，如图1b所示，当转换器电路系统120[1]在放大时段t1产生残余信号s2[1]时，转换器电路系统120[2]可于采样及解码时段t2同时进行模拟数字转换(即产生数字码d1[2])以及对残余信号s2[1]进行采样。转换器电路系统120[1]是在非重迭时段t1进行模拟数字转换。相较于转换器电路系统120[1]，转换器电路系统120[2]的模拟数字转换是在采样及解码时段t2(而非采样及解码时段t2与放大时段t3之间的非重迭时间)内执行。如此，转换器电路系统120[2]执行模拟数字转换(即产生数字码d1[2])的时段可以放宽，并可提前进入放大时段t3来产生残余信号s2[2]。藉此设置方式，放大时段t3可长于放大时段t1。如此一来，可以降低转换器电路系统120[2]的电流，进而降低整体功率与电路面积。
[0021]
图2为根据本案一些实施例绘制的图1a中转换器电路系统120[1]以及转换器电路系统120[2]的电路示意图。转换器电路系统120[1]包括子模拟数字转换器电路210以及乘法数字模拟转换器(multiplying digital to analog converter)电路220。子模拟数字转换器电路210用以对信号s1进行转换以产生数字码d1[1]。于一些实施例中，子模拟数字转换器电路210可为(但不限于)快闪式模拟数字转换器电路。乘法数字模拟转换器电路220用以对数字码d1[1]以及信号s1进行处理，以产生残余信号s2[1]。
[0022]
详细而言，乘法数字模拟转换器电路220包括子数字模拟转换器电路220-1、减法器电路220-2以及残值放大器电路220-3。子数字模拟转换器电路220-1可将数字码d1[1]转换为信号s21。减法器电路220-2用以从信号s1减去信号s21，以产生信号s31。残值放大器电路220-3可对信号s31进行放大以输出残余信号s2[1]。于一些实施例中，子数字模拟转换器电路220-1、减法器电路220-2以及残值放大器电路220-3可由切换式电容电路或开关电容电路(未示出)实现。该切换式电容电路或开关电容电路的一些开关在采样时段导通，以对输入信号vin进行采样得到信号s1。该切换式电容电路或开关电容电路的另一些开关在放大时段t1导通，以产生残余信号s2[1]。
[0023]
转换器电路系统120[2]包括子模拟数字转换器电路230以及乘法数字模拟转换器电路240。子模拟数字转换器电路230接收数字码d1[1]以及信号s1，并根据数字码d1[1]对信号s1进行量化以产生数字码d1[2]。于一些实施例中，子模拟数字转换器电路230可为(但不限于)逐渐逼近暂存式(successive approximation register,sar)模拟数字转换器电路。乘法数字模拟转换器电路240用以对数字码d1[2]以及残余信号s2[1]进行处理，以产生残余信号s2[2]。
[0024]
乘法数字模拟转换器电路240包括子数字模拟转换器电路240-1、减法器电路240-2以及残值放大器电路240-3。子数字模拟转换器电路240-1可将数字码d1[2]转换为信号s22。减法器电路240-2用以从残余信号s2[1]减去信号s22，以产生信号s32。残值放大器电路240-3可对信号s32进行放大以输出残余信号s2[2]。于一些实施例中，子数字模拟转换器电路240-1、减法器电路240-2以及残值放大器电路240-3可由切换式电容电路或开关电容电路(未示出)实施。该切换式电容电路或开关电容电路的一些开关在采样及解码时段t2导通，以对残余信号s2[1]进行采样。该切换式电容电路或开关电容电路的另一些开关在放大时段t3导通，以产生残余信号s2[2]。
[0025]
图3为根据本案一些实施例绘制的图2中子模拟数字转换器电路230的示意图。于此例中，子模拟数字转换器电路230为sar模拟数字转换器电路，其包括比较器电路310、控
制逻辑电路320以及电容器阵列电路330。
[0026]
电容器阵列电路330的一端在采样及解码时段t2经由开关sw接收预定电压vcm(或称共模电压)，且电容器阵列电路330的另一端对信号s1进行采样，以产生信号st。比较器电路310用以将预定电压vcm与信号st进行比较以产生决策信号sd。控制逻辑电路320根据决策信号sd执行二元搜索(binary search)算法，以控制电容器阵列电路330依序切换来产生数字码d1[2]的多个位。在控制逻辑电路320开始切换电容器阵列电路330前(即在开始输出数字码d1[2]前)，电容器阵列电路330还用以根据数字码d1[1]切换部分电容器(例如，电容器c3～c6)以调整信号st。
[0027]
详细而言，电容器阵列电路330包括切换电路331、切换电路332以及多个电容器c1～c6。多个电容器c1～c6的电容值依序为c、2c、4c、8c、16c以及32c。换言之，电容器c1的权重值为1，电容器c2的权重值为2，
…
，且电容器c6的权重值为32。于一些实施例中，具有较高权重值的多个电容器c3～c6对应于最高有效位(most significant bit,msb)，且具有较低权重值的多个电容器c1～c2对应于最低有效位(least significant bit,lsb)。
[0028]
切换电路331包括多个开关，其用以根据数字码d1[1]的多个位选择性地传输信号s1、参考电压vref1或参考电压vref2(例如，地电压或负参考电压)至多个电容器c3～c6。切换电路332包括多个开关，其用以根据控制逻辑电路320的控制(即根据数字码d1[2]的多个位)选择性地传输信号s1、参考电压vref1或参考电压vref2至多个电容器c1～c2。换句话说，多个电容器c3～c6由数字码d1[1](其来自于前一级转换器电路系统)控制，多个电容器c1～c2由数字码d1[2](其来自于本级转换器电路系统)控制，且多个电容器c3～c6中每一者所对应的权重值高于多个电容器c1～c2中每一者所对应的权重值。如此一来，在控制逻辑电路320开始切换电容器阵列电路330前，信号st的电平可根据数字码d1[1]的多个位(于此例中，为4个位)被预先调整。
[0029]
上述图1a至图3中是以3个转换器电路系统120[1]～120[3]作为示例，但本案并不以此为限。于其他实施例中，管线式模拟数字转换器100可包括更多的转换器电路系统，且这些转换器电路系统的设置方式皆类似于转换器电路系统120[2]。图3以sar模拟数字转换器电路为例说明，但本案并不以此为限。可根据数字码d1[1]预先调整信号电平的各种子模拟数字转换器电路230皆为本案所涵盖的范围。
[0030]
图4为根据本案一些实施例绘制的一种管线式模拟数字转换器400的示意图。举例而言，管线式模拟数字转换器400还包括转换器电路系统120[4]，其耦接于转换器电路系统120[2]与转换器电路系统120[3]之间。转换器电路系统120[4]根据残余信号s2[1]产生数字码d1[4]，并根据数字码d1[4]以及残余信号s2[2]产生残余信号s2[3]。应当理解，转换器电路系统120[4]的设置方式类似于转换器电路系统120[2]。例如，在转换器电路系统120[4]中，子模拟数字转换器电路(例如，子模拟数字转换器电路230)根据数字码d1[2]对来自于前两个转换器电路系统120[1]的先前残余信号s2[1]进行量化以产生数字码d1[4]。类似地，在转换器电路系统120[4]中，乘法数字模拟转换器电路(例如，乘法数字模拟转换器电路240)对数字码d1[2]以及残余信号s2[2]进行处理以产生残余信号s2[3]。
[0031]
为易于理解，上述各实施例的操作以单端电路为例进行说明，但本案并不以此为限。应当理解，上述各实施例亦可由差分式电路实现。换言之，以单端电路或差分式电路实现的管线式模拟数字转换器100(或管线式模拟数字转换器400)皆为本案所涵盖的范围。
[0032]
图5为根据本案一些实施例绘制的一种模拟数字转换方法500的流程图。于一些实施例中，模拟数字转换方法500可由(但不限于)图1a的管线式模拟数字转换器100或图4的管线式模拟数字转换器400执行。
[0033]
于操作s510，将第一信号转换为第一数字码，并根据第一信号与第一数字码产生第一残余信号。例如，第一信号可为图1a与图4中的采样后的输入信号vin(即，信号s1)或为图4的残余信号s2[1]。
[0034]
于操作s520，根据第一数字码对第一信号进行量化以产生第二数字码，并根据第一残余信号与第二数字码产生第二残余信号。
[0035]
上述操作s510以及操作s520的说明可参照前述各个实施例，故不重复赘述。上述模拟数字转换方法500的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本案的各实施例的操作方式与范围下，在模拟数字转换方法500下的各种操作当可适当地增加、替换、省略或以不同顺序执行。或者，在模拟数字转换方法500下的一个或多个操作可以同时或部分同时执行。
[0036]
综上所述，本案一些实施例中的管线式模拟数字转换器以及模拟数字转换方法可放宽模拟数字转换的运行时段限制，并延长产生残余信号的放大时段。如此一来，可节省一定功率与电路面积。
[0037]
虽然本案的实施例如上所述，然而这些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的申请专利范围所界定者为准。
[0038]
附图标记说明：
[0039]
100、400：管线式模拟数字转换器
[0040]
110：采样保持电路
[0041]
120[1]、120[2]、120[3]、120[4]：转换器电路系统
[0042]
130：时钟脉冲产生器电路
[0043]
140：数字校正电路
[0044]
210、230：子模拟数字转换器电路
[0045]
220、240：乘法数字模拟转换器电路
[0046]
220-1、240-1：子数字模拟转换器电路
[0047]
220-2、240-2：减法器电路
[0048]
220-3、240-3：残值放大器电路
[0049]
310：比较器电路
[0050]
320：控制逻辑电路
[0051]
330：电容器阵列电路
[0052]
331、332：切换电路
[0053]
500：模拟数字转换方法
[0054]
c1～c6：电容器
[0055]
c、2c、4c、8c、16c、32c：电容值
[0056]
d1[1]～d1[4]、dout：数字码
[0057]
s1、s2、s3、s21、s22、s31、s32、st：信号
[0058]
s2[1]、s2[2]、s1[3]：残余信号
[0059]
s510、s520：操作
[0060]
sd：决策信号
[0061]
st：信号
[0062]
sw：开关
[0063]
t1、t3：放大时段
[0064]
t2：采样及解码时段
[0065]
t1：非重迭时段
[0066]
vcm：预定电压
[0067]
vin：输入信号
[0068]
vref1、vref2：参考电压