封装元件及其制作方法与流程

1.本发明涉及一种封装元件及其制作方法，特别是具有测试标记的封装元件及其制作方法。


背景技术：

2.在封装技术中，在载板上进行重布线层(redistribution layer)制程可同时制作出多个封装元件。然而，在制作的过程中，随着制程温度不同，载板或形成于载板上的不同膜层间，因具有不同的或不匹配的热膨胀系数(coefficient of thermal expansion,cte)而造成所形成的膜层发生严重翘曲(warpage)，位于不同区域的重布线层的翘曲程度可能不同，造成多个封装元件的质量不一，或因重布线层的翘曲而导致后续机台无法顺利完成所有制程。目前尚无可实时检测重布线层的制程的监控方式，以致于无法实时判断所形成的膜层的翘曲程度或趋势而影响制程合格率。


技术实现要素：

3.根据本发明的一实施例，提供一种封装元件，其包括重布线层。重布线层包括第一介电层、导电层以及第二介电层，且导电层设置于第一介电层与第二介电层之间，其中重布线层具有一测试标记，测试标记包括多个导电图案由导电层所形成，且所述多个导电图案排列成环形。
4.根据本发明的另一实施例，提供一种封装元件，其包括重布线层。重布线层包括第一介电层、导电层以及第二介电层，且导电层设置于第一介电层与第二介电层之间，其中重布线层具有一测试标记，测试标记包括一导电图案由导电层所形成，导电图案包括一中心部以及多个延伸部，且所述多个延伸部分别连接于中心部。
5.根据本发明一些实施例的封装元件的制作方法，包括提供一载板，于载板上形成重布线层，其中重布线层包括第一介电层、导电层以及第二介电层，且导电层设置于第一介电层与第二介电层之间，其中重布线层具有测试标记，测试标记包括多个导电图案由导电层所形成，且所述多个导电图案排列成环形。
附图说明
6.图1所示为本发明第一实施例的测试标记的俯视示意图。
7.图2所示为本发明第一实施例的封装元件的剖视示意图。
8.图3所示为本发明第一实施例的封装元件的制作方法示意图。
9.图4所示为本发明第一实施例的变化实施例的测试标记的示意图。
10.图5所示为本发明第一实施例的另一变化实施例的测试标记的俯视示意图。
11.图6所示为本发明第一实施例的又一变化实施例的测试标记的俯视示意图。
12.图7所示为本发明第二实施例的测试标记的俯视示意图。
13.图8所示为本发明第二实施例的一变化实施例的测试标记的俯视示意图。
14.图9所示为本发明第三实施例的封装元件的剖视示意图。
15.图10所示为本发明一实施例的测试标记的位置示意图。
16.图11所示为本发明另一实施例的位于封装元件中的测试标记的位置示意图。
17.附图标记说明：1、2-封装元件；12、12a、12b、12c、22、22a、32-测试标记；121、1211、1212、1213、123、221、2211、2212、2213-导电图案；d1a、d1b-第一间距；d1a、d2b-第二间距；d3a、d3b-间距；121c-圆心；121p1-中心部；121p2-延伸部；122-排序图案；14-重布线层；141-第一介电层；143-第二介电层；141a、143a、18a-穿孔；142、144、145-导电层；142a-走线；144a-下接垫；145a-上接垫；16-载板；16a-元件区；16b-周边区；18-光阻图案；20-虚拟圆；221b-缺口；42-封胶结构；44-接垫；c1、c2-虚线；d1、d2-方向；ed、rd、rd1、rd2、rd3-延伸方向；ml-金属层；mla-晶种区块；sl-晶种层；sla-金属区块；td-俯视方向；w1、w2-宽度；θ、θa-夹角；t1、t2、t3-厚度；l1-长度；l2-距离；p1c-中心点；ce-电子元件。
具体实施方式
18.以下针对本发明实施例的封装元件作详细说明。应了解的是，以下提供许多不同的实施例用以实施不同态样。以下特定元件及排列方式仅为简单清楚描述一些实施例。当然，这些仅用以举例而非限定。此外，在不同实施例中可能使用类似及/或对应的标号标示类似的元件，以清楚描述。然而，这些类似的标号仅为了简单清楚地叙述一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。
19.当述及第一层位于第二层上或之上时，包括第一层与第二层直接接触的情形，或者其间亦可能间隔一或更多其它层，在此情形中，第一层与第二层之间可能不直接接触。
20.下文结合具体实施例和附图对本发明的内容进行详细描述，且为了使本发明的内容更加清楚和易懂，下文各附图为可能为简化的示意图，且其中的元件可能并非按比例绘制。并且，附图中的各元件的数量与尺寸仅为示意，并非用于限制本发明的范围。
21.本发明通篇说明书与权利要求中会使用某些词汇来指称特定元件。本领域技术人员应理解，电子设备制造商可能会以不同的名称来指称相同的元件，且本文并未意图区分那些功能相同但名称不同的元件。在下文说明书与权利要求书中，“含有”与“包括”等词均为开放式词语，因此应被解释为“含有但不限定为
…”
之意。还应当理解，当一元件被称作"耦接"到另一元件(或其变型)时，它可以直接连接到另一元件或通过一或多个元件间接地连接(例如，电性连接)到另一元件。
22.说明书与权利要求中所使用的序数例如“第一”、“第二”等的用词，以修饰权利要求的元件，其本身并不意含该要求元件有任何之前的序数，也不代表某一要求元件与另一要求元件的顺序或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一要求元件得以和另一具有相同命名的要求元件能作出清楚区分。
23.当相应的构件(例如膜层或区域)被称为“在另一个构件上”时，它可以直接在另一个构件上，或者两者之间可存在有其他构件。另一方面，当构件被称为“直接在另一个构件上”时，则两者之间不存在任何构件。另外，当一构件被称为“在另一个构件上”时，两者在俯视方向上有上下关系，而此构件可在另一个构件的上方或下方，而此上下关系取决于装置的取向(orientation)。
24.于文中，“大致”、“约”、“实质上”的用语通常表示在一给定值或范围的10％内，或
5％内、3％之内、2％之内、1％之内或0.5％的内。在此给定的数量为大约的数量，亦即在没有特定说明“大致”、“约”、“实质上”的情况下，仍可隐含“大致”、“约”、“实质上”的含义。此外，用语“范围介于第一数值及第二数值之间”表示所述范围包含第一数值、第二数值以及它们之间的其它数值。
25.应理解的是，以下所举实施例可以在不脱离本发明的精神下，可将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用。
26.于本发明中，厚度、长度与宽度的测量方式可采用光学显微镜(optical microscope)测量而得，厚度可由电子显微镜中的剖面影像测量而得，但不以此为限。另外，任两个用来比较的数值或方向，可存在着一定的误差。若第一值等于第二值，其隐含着第一值与第二值之间可存在着约10％的误差；若第一方向垂直于第二方向，则第一方向与第二方向之间的角度可介于80度至100度之间；若第一方向平行于第二方向，则第一方向与第二方向之间的角度可介于0度至10度之间。
27.除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
28.图1所示为本发明第一实施例的测试标记的俯视示意图，图2所示为本发明第一实施例的封装元件的剖视示意图，图2中的右侧部分为沿着图1的剖线a-a’的剖视示意图。为清楚示意本实施例的封装元件1，图2显示封装元件1的部分剖视结构，但不以此为限。如图2所示，封装元件1可包括重布线层14，重布线层14可具有一测试标记12，用以在制作重布线层14的过程中实时检测载板(如图3的载板16)与重布线层14中的膜层的翘曲程度或趋势。在一些实施例中，封装元件1可包括设置于重布线层14上的电子元件ce，电子元件ce可例如包括芯片(如半导体芯片)、被动元件或其他合适的元件，但不限于此。在一些实施例中，重布线层14可例如为形成在晶圆上的扇出(fan-out)电路结构，例如可用于达成高密度集成电路(integrated circuit，ic)的重布线路(redistribution circuit)，但不以此为限。
29.在图2的实施例中，重布线层14可包括第一介电层141、导电层142以及第二介电层143，且导电层142可设置于第一介电层141与第二介电层143之间。举例来说，导电层142可包括金属材料，例如包括铜(cu)、钛(ti)、铝(al)、钼(mo)、镍(ni)、其他合适的材料或上述任意组合，但不限于此。导电层142的厚度t1可例如为4微米到5微米(4微米≤厚度t1≤5微米)，但不限于此。第一介电层141及/或第二介电层143例如包括感光聚酰亚胺(photosensitive polyimide)、树脂(epoxy，例如abf(ajinomoto build-up film))或其他合适的介电材料，但不限于此。第一介电层141的厚度t2及/或第二介电层143的厚度t3可例如为4微米到7微米(4微米≤厚度t2≤7微米；4微米≤厚度t3≤7微米)，但不限于此。导电层142的厚度t1可指在俯视方向td上，导电层142未延伸到穿孔(例如穿孔141a，描述如于下文)中的部分的最大厚度。第一介电层141的厚度t2或第二介电层143的厚度t3可指该介电层在俯视方向td上，不与所覆盖的导电层的重叠的最大厚度，如图1所示。
30.如图1与图2所示，重布线层14还包括一至少一走线142a，走线142a由导电层142所形成，测试标记12可包括多个导电图案121由导电层142所形成，且多个导电图案121排列成
环形。多个导电图案121排列成环形意指于封装元件1的俯视方向td上看，测试标记12可具有一圆心121c(大致对应于测试标记12的中心处)，且此些导电图案121顺着此圆心121c排列成环形。在一些实施例中，多个导电图案121的外型可大致相同。在一些实施例中，走线142a与设置于重布线层14上的电子元件ce电连接，例如可通过其它导电层或导电元件与电子元件ce电连接。在一些实施例中，走线142a可与测试标记12电性绝缘，但不限于此。在一些实施例中，导电图案121例如以圆心121c为中心向外放射状设置。举例来说，导电图案121可包括导电图案1211、导电图案1212与导电图案1213及/或其他导电图案(未标示)，导电图案1211、导电图案1212与导电图案1213及/或其他导电图案(未标示)依序大致围绕着圆心121c排列成环形。在一些实施例中，导电图案121可具有不同的延伸方向，举例来说，导电图案1211可沿着延伸方向rd1延伸，导电图案1212可沿着延伸方向rd2延伸，导电图案1213可沿着延伸方向rd3延伸。延伸方向rd1、延伸方向rd2及延伸方向rd3例如彼此不同。
31.在图1中，此些导电图案121中的两个相邻的导电图案121所分别的延伸方向可例如具有一夹角θa，而此些夹角θa可大致相同，但不限于此。举例来说，导电图案1211的延伸方向rd1与导电图案1212的延伸方向rd2具有一夹角θa，导电图案1212的延伸方向rd2与导电图案1213的延伸方向rd3具有另一夹角θa，夹角θa与另一夹角θa可大致相同，但不限于此。在一些实施例中，此些夹角θa可例如介于10度至45度之间(10度≤夹角θa≤45度)或其他适合的角度范围，夹角θa的范围可根据一个测试标记12中的导电图案121数量来调变，但不限于此。在其它实施例(未绘示)，导电图案1211的延伸方向rd1与导电图案1212的延伸方向rd2的夹角θa不同于导电图案1212的延伸方向rd2与导电图案1213的延伸方向rd3之间的夹角θa。
32.在图1的实施例中，此些导电图案121(例如导电图案1211、导电图案1212及导电图案1213)例如呈长条状，且分别具有大致相同的宽度w1。宽度w1定义为该导电图案121在垂直该导电图案121的延伸方向(例如延伸方向rd1、延伸方向rd2或延伸方向rd3)上的最大宽度，但不限于此。在一些实施例，此些导电图案121(例如导电图案1211、导电图案1212及导电图案1213)在垂直该导电图案121的延伸方向可分别有一最大宽度及一最小宽度，最大宽度及最小宽度的比值可介于0.8至1.2之间，当最大宽度及最小宽度的比值介于上述范围，可视为此导电图案具有大致相同的宽度w1，但不限于此。在图1的实施例中，此些导电图案(导电图案1211、导电图案1212及导电图案1213)例如可具有一长度l1，长度l1定义为该导电图案121在沿该导电图案121的延伸方向(例如延伸方向rd1、延伸方向rd2或延伸方向rd3)上的最大长度。在一些实施例，此些导电图案121的长度l1可选择性设计相同或不同，但不限于此。
33.在此实施例中，当导电层142产生翘曲时，部分的导电图案121的宽度w1于不同部分上可能会产生明显的变化或差异，例如该导电图案121的最大宽度与最小宽度的比值非介于上述范围中，故可通过比较各别导电图案121的最大宽度与最小宽度的比值，或是不同导电图案121之间的最大宽度(或最小宽度)做比较，以此判断出翘曲的方向或位置，即可判断出导电层142的翘曲程度或趋势，但不限于此。以此，可实时改善或监控制程条件，以提升制程合格率。
34.在一些实施例中，此些导电图案(导电图案1211、导电图案1212及导电图案1213)可具有大致相同的形状与尺寸，但不限于此。在一些实施例中(未绘示)，此些导电图案(导
电图案1211、导电图案1212及导电图案1213)可延伸到圆心121c而彼此连接，但不限于此。在其他实施例，此些导电图案(导电图案1211、导电图案1212及导电图案1213)可例如根据需求调变为波浪状或其他合适的外型，但不限于此。
35.在图1的实施例中，相邻的两个导电图案121(导电图案1211、导电图案1212及导电图案1213)之间可具有变化的或不均匀的间距，间距定义为相邻的两个导电图案121之间的间隔距离。举例来说，在图1的实施例中，测试标记12可具有一个圆心121c，该圆心121c可选择性对应或未对应有导电图案121，图1的圆心121c例如未对应有导电图案121。在一些实施例，相邻的两个导电图案121之间的间距可例如朝远离圆心121c的方向递增，但不限于此。在一些实施例中(未绘示)，相邻的两个导电图案121之间的间距可例如朝远离圆心121c的方向递减。上述递增或递减不限定须等比例变大或变小。举例来说，相邻的两个导电图案(例如导电图案1211、导电图案1212及导电图案1213)之间可具有第一间距d1a及第二间距d2a，第一间距d1a可定义为相邻导电图案在最接近圆心121c的虚线c1上的间距，第二间距d2a可定义为相邻导电图案在最远离圆心121c虚线c2上的间距，且第一间距d1a大于第二间距d2a，但不限于此。如图1，上述的虚线c1例如由此些导电图案121(例如导电图案1211、导电图案1212及导电图案1213，但不限于此)邻近于圆心121c的短边(未标示)所定义出，上述的虚线c2例如由此些导电图案121(例如导电图案1211、导电图案1212及导电图案1213，但不限于此)远离于圆心121c另一短边(未标示)所定义出。
36.在一些实施例中(如图1所示)，测试标记12可选择性包括多个排序图案122(包括数字图案、字母图案、罗马数字图案或其它排序图案)用以标记导电图案121的方位，但不限于此。举例来说，排序图案122可为罗马数字图案i到xii，此些排序图案122可分别对应一个导电图案，但不限于此。排序图案122的排列方式可例如以顺时针或逆时针的排列方式排列，但不限于此。在一些实施例中，多个排序图案122的数量可根据多个导电图案121的数量做调整，例如多个导电图案121的数量可为多个排序图案122的数量的n1倍，n1例如为正整数。
37.需说明的是，在图1的实施例中，此些导电图案121例如设计为彼此大致具有相同的图案，例如此些导电图案121具有大致相同的形状、尺寸、宽度及/或长度，及/或相邻的导电图案具有大致相同的夹角θa、第一间距d1a及/或第二间距d2a，但不限于此。另外，多个导电图案121排列成环形，当导电层142产生翘曲时，至少部分的导电图案121会产生变形，可通过辨识出产生变形的导电图案121的变化量及/或位置来判断出翘曲的方向及/或位置，进而判断导电层142的翘曲程度或趋势。举例来说，通过比较不同导电图案121之间的形状、尺寸、宽度及/或长度、及/或比较相邻的导电图案121之间的夹角θa及/或间距(第一间距d1a及/或第二间距d2a)，来判断不同部分的导电层142是否产生翘曲、翘曲的程度，但不限于此。
38.须注意的是，重布线层14可根据需求包括其他膜层。在图2的实施例中，重布线层14可包括导电层144及/或导电层145，导电层144设置于第一介电层141下，导电层145设置于第二介电层143上。举例来说，导电层144可包括至少一个下接垫144a，位于重布线层14的下表面，第一介电层141可具有至少一穿孔141a，使走线142a可通过穿孔141a电性连接到下接垫144a。导电层145可包括至少一个上接垫145a，位于重布线层14的上表面，用以与外界的电子元件ce或其他合适的元件电性连接。上接垫145a可通过第二介电层143的穿孔143a
电性连接到走线142a，走线142a可通过第一介电层141的穿孔141a电性连接到下接垫144a。在一些实施例中(未绘示)，重布线层14的导电层144及/或导电层145可包括至少一测试标记，以此可实时检测在形成导电层144及/或导电层145时的翘曲程度。导电层144及/或导电层145的测试标记可适用图1的测试标记12及/或下述任一实施例及变化实施例的测试标记中的至少一个。在一些实施例中，第二介电层143及包括上接垫145a的导电层145之间可选择性包括其他的导电层及/或介电层。在一些实施例中，第一介电层141以及包括下接垫144a的导电层144之间可选择性包括其他的导电层及/或介电层，但不以此为限。在此情况下，重布线层14可包括其他的测试标记，由其他的导电层所形成。在一些实施例中，由不同的导电层所形成的测试标记可在俯视方向td重叠或不重叠。在一些实施例中，对应单一导电层的测试标记12的数量可不以图1所示的一个为限，也可为多个。
39.在一些实施例中，如图2所示，导电层142、导电层144及/或导电层145可例如为单层结构或多层结构。举例来说，多层结构可包括依序堆叠的晶种层(seed layer)sl以及金属层ml，但不限于此。在此情况下，导电图案121、下接垫144a、走线142a与上接垫145a可分别包括晶种区块sla及/或金属区块mla，但不以此为限。在一些实施例中，导电层142、导电层144与导电层145可例如包括铜(cu)、钛(ti)、铝(al)、钼(mo)、镍(ni)、其他金属材料或上述任意组合，但不限于此。导电层144的厚度(未标示)与导电层145(未标示)的厚度可例如与上述导电层142的厚度t1相同或不同。
40.下文将进一步描述本实施例的封装元件的制作方法。本案一些实施例的封装元件的制作方法，包括提供一载板16，以及于载板16上形成一重布线层14，其中重布线层14包括第一介电层141、导电层142以及第二介电层143，且导电层142设置于第一介电层141与第二介电层143之间，其中重布线层14具有一测试标记12，测试标记12包括多个或至少一导电图案121，且导电图案121由导电层142所形成。在一些实施例中，多个导电图案121排列成环形，但不限于此。详细请参考图3并搭配图2。图3所示为本发明第一实施例的封装元件的制作方法的示意图。载板16可例如包括玻璃、晶圆、电子元件、围绕有封胶结构的电子元件或其他适合承载重布线层14的基板，其中封胶结构可例如包括聚碳酸酯(polycarbonate，pc)、聚酰亚胺(polyimide，pi)、聚对苯二甲酸乙二酯(polyethylene terephthalate，pet)、树脂、环氧树脂、有机硅化合物前述的组合，但不以此为限。
41.首先，如图3所示，提供载板16，于载板16上形成包含有下接垫144a的导电层144，并于导电层144与载板16上形成第一介电层141。随后，于第一介电层141中形成穿孔141a以暴露出至少部分的下接垫144a。接着，于第一介电层141上形成晶种层sl，晶种层sl可延伸至穿孔141a中。随后，通过曝光与显影制程，在晶种层sl上形成光阻图案18。光阻图案18可具有多个穿孔18a以暴露出部分晶种层sl，金属区块mla后续可设置或填入于此些穿孔18a中，即穿孔18a的区域可大致定义出导电层142的位置。其中所形成的金属层ml可包括多个金属区块mla。举例来说，形成金属层ml的方式可通过电镀制程、化学电镀制程、物理气相沉积制程或其他合适的制程于曝露出的晶种层sl上形成金属层ml。
42.如图2所示，在形成金属层ml之后，可移除光阻图案18以暴露出部分晶种层sl。然后，通过蚀刻制程，移除未被金属层ml覆盖的晶种层sl，以形成多个晶种区块sla，进而形成导电层142，但不限于此。在形成测试标记12之后，可进行检测步骤，获取测试标记12的俯视影像，以判断是否有翘曲的情况或判断翘曲程度是否超出规格。测试标记12的俯视影像可
例如利用光学显微镜取得，但不限于此。通过对导电层142的实时检测，可实时发生翘曲的程度与趋势，以实时改善制程条件，进而提升制程合格率。
43.如图2所示，在形成导电层142之后，可于导电层142与第一介电层141上形成第二介电层143。在一些实施例中，第二介电层143可选择性设置于测试标记12上，但不限于此。
44.如图2所示，在形成第二介电层143之后，可于第二介电层143上形成导电层145，进而于载板16上形成重布线层14。然后，可选择性移除载板16，以形成本实施例的封装元件1。封装元件1可例如通过重布线层先制(rdl first)制程所形成，但不限于此。在一些实施例中，当载板16需从重布线层14上移除时，载板16与重布线层14之间可例如设置有离型膜，并通过激光、加热或其他合适的方法用以将载板16从重布线层14上移除。在一些实施例中，载板16上可形成多个封装元件1，因此在移除载板16之前或之后可进行切割制程，以将多个封装元件1彼此分离，但不限于此。在一些实施例中，可选择性于重布线层14的下接垫144a上设置导电凸块或导电球，以助于与其他电子元件电性连接。本发明所指电子元件可例如为电容、电阻、电感、二极管、印刷电路板(printed circuit board，pcb)、上述组合或其他合适的电子元件，但不以此为限。在一些实施例中，形成导电层144与导电层145的其中至少一层的方式可相似于形成导电层142的方式，但不限于此。在一些实施例中，在形成导电层144及/或导电层145之后，可进行检测步骤，以检测在形成导电层144及/或导电层145时的翘曲程度，但不限于此。
45.本发明的测试标记并不以上述实施例为限，可具有不同的实施例或变形实施例。为简化说明，下文中不同的实施例与变形实施例将使用与第一实施例相同标号标注相同元件。为清楚说明不同的实施例与变形实施例，下文将针对不同的实施例和变形实施例之间的差异描述，且不再对重复部分作赘述。
46.图4所示为本发明第一实施例的变化实施例的测试标记的示意图。如图4所示，测试标记12a有多个导电图案121，相邻两个导电图案121可具有均匀的间距。在一些实施例中，相邻的导电图案121之间可具有第一间距d1b及第二间距d2b，第一间距d1b可定义为相邻导电图案121在最接近圆心121c的虚线c1上的间距(间隔距离)，第二间距d2b可定义为相邻导电图案121在最远离圆心121c虚线c2上的间距(间隔距离)，且第一间距d1b大致相等于第二间距d2b，但不限于此。如图4，上述的虚线c1例如由此些导电图案121邻近于圆心121c的短边(未标示)所定义，而上述的虚线c2例如由此些导电图案121远离于圆心121c的另一短边(未标示)所定义。测试标记12a可具有一个圆心121c，该圆心121c可选择性对应或未对应有导电图案121，在图4实施例的圆心121c例如未对应有导电图案121。在本变化实施例中，导电层的翘曲程度或翘曲的趋势可通过比较相邻两个导电图案121之间的第一间距d1b及/或第二间距d2b或将检测到的此些第一间距d1b及/或第二间距d2b与设计规格做比较来判断出。在一些实施例中(如图7所示)，测试标记12a的导电图案121的俯视形状可为扇环形图案或其它宽度沿其延伸方向上递增的图形，但不限于此。举例来说，导电图案121的宽度w1会沿远离中心121c的方向递增，导电图案121的宽度w1例如为于垂直该导电图案121的延伸方向rd上所测量的宽度。在一些实施例中(未绘示)，导电图案121的宽度w1也可沿其远离中心121c的方向上递减。上述递增或递减不限定须等比例变大或变小。本变化实施例的测试标记12a的其他部分以及测试标记12a的制作方法可相同或类似于上述实施例，故不重复赘述。
47.图5所示为本发明第一实施例的另一变化实施例的测试标记的俯视示意图。如图5所示，测试标记12b具有多个导电图案121，导电图案121的宽度w1可沿远离中心121c的方向递减，宽度w1例如为于垂直该导电图案121的延伸方向rd所测量的宽度，且此些导电图案121可具有大致相同的尺寸，但不限于此。在一些实施例中，测试标记12b可具有一个圆心121c，该圆心121c可选择性对应或未对应有导电图案121，在图5实施例的圆心121c例如对应有导电图案121。举例来说，多个导电图案121中的至少一个可例如呈三角形(例如等腰三角形)或其他合适的形状，但不限于此。在本变化实施例中，导电层的翘曲程度或翘曲的趋势可通过比较此些导电图案121的尺寸或将检测到的导电图案121的尺寸与设计规格做比较来判断。在一些实施例中，测试标记12b可包括多个导电图案121及另一导电图案123，多个导电图案121例如围绕另一导电图案123设置，导电图案121与另一导电图案123例如由相同的导电层(例如导电层142)所形成。在一些实施例，另一导电图案123可包括圆形或其他合适外型。在一些实施例中，此些导电图案121与另一导电图案123之间的最小间距可大致相同，使得导电层的翘曲程度或翘曲的趋势可通过比较此些导电图案121与导电图案123之间的最小间距或将最小间距与设计规格做比较来判断。本变化实施例的测试标记12b的其他部分以及测试标记12b的制作方法可相同或类似于上述实施例，因此可参考上述实施例的描述，且不重复赘述。
48.图6所示为本发明第一实施例的又一变化实施例的测试标记的俯视示意图。如图6所示，测试标记12c可包括一导电图案121由如上述导电层124所形成，导电图案121包括一中心部121p1及多个延伸部121p2，多个延伸部121p2分别连接于中心部121p1。举例来说，此些延伸部121p2彼此分隔开且通过中心部121p1连接。在一些实施例中，多个延伸部121p2大致以中心部121p1为中心以放射状方式外延伸，但不限于此。举例来说，此些延伸部121p2以中心部121p1的中心点p1c为中心以放射状向外延伸。于俯视方向td上看，任两个相邻的延伸部121p2的延伸方向ed之间具有一夹角θ，且此些夹角θ大致相同。在一些实施例中，此些夹角θ可例如介于10度至45度的范围(10度≤夹角θ≤45度)，但不限于此。此些夹角θ可根据延伸部121p2的数量或宽度w2而调变。在一些变化实施例中，导电层的翘曲程度或趋势可通过比较导电图案121之间的夹角θ或将检测到的夹角θ与设计规格做比较来判断。在图6的实施例中，延伸部121p2分别具有一延伸方向ed，此些延伸部121p2分别在垂直于该延伸部121p2的延伸方向ed上可具有均匀的宽度w2，但不限于此。在一些实施例中，延伸部121p2在延伸方向ed上的远离中心部121p1的短边与中心点p1c之间的距离l2可大致相同，或其中至少两个l2不相同。又或者，其中至少两个延伸部121p2的宽度w2不相同。本变化实施例的测试标记12c的其他部分以及测试标记12c的制作方法可相同或类似于上述实施例，故不重复赘述。
49.图7所示为本发明第二实施例的测试标记的俯视示意图。如图7所示，测试标记22可包括多个导电图案221，且此些导电图案221可具有大致相似的俯视形状。导电图案221可沿着至少一方向排列或沿着多个方向排列，例如沿着方向d1及/或方向d2排列。方向d1不同于方向d2，方向d1例如垂直于方向d2，但不限于此。在一些实施例中，多个导电图案221的尺寸例如沿着所述至少一方向依序递增或递减。须注意的是，上述依序递增或依序递减不代表尺寸需等比例的改变。在一些实施例中，导电图案121的俯视形状可例如为e形、c形或其他具有缺口的合适形状。
50.举例来说，在图7的实施例中，导电图案221可包括一导电图案2211、多个导电图案2212及多个导电图案2213。在一些实施例中，导电图案221也可包括一导电图案2211及多个导电图案2212或一导电图案2211及多个导电图案2212。如图7所示，导电图案2211与多个导电图案2212可例如沿着方向d1排列，导电图案2211与多个导电图案2212的尺寸可沿着方向d1依序递增或递减，而沿着方向d1依序排列的导电图案221的相邻两个可大致有相等的间距d3a，但不限于此。导电图案2211与多个导电图案2213可例如沿着方向d2排列，导电图案2211与多个导电图案2213的尺寸可沿着方向d2依序递增或递减，而沿着方向d2依序排列的导电图案221的相邻两个可大致有相等的间距d3b，但不限于此。在此情况下，沿着方向d1依序排列的导电图案221的相邻两个的间距d3a可大致上相等于沿着方向d2依序排列的导电图案221的相邻两个的间距d3b。通过检测与此些导电图案221的间距、尺寸或图案外型以判断导电层是否有翘曲或导电层的翘曲程度。举例来说，测试标记22可具有一圆心(例如大致对应导电图案2211)，由该圆心(例如大致对应导电图案2211)可绘示出多个虚拟圆20(图7仅绘示其中一个作示意)可同时横跨导电图案2212的其中一个与导电图案2213的其中一个，通过检测对应于同个虚拟圆20的导电图案2212以及导电图案2213的尺寸及/或导电图案2212与导电图案2211之间的间距d3a以及导电图案2213与导电图案2211之间的间距d3b，可判断是否有翘曲的情况或翘曲程度。在一些实施例中，圆心亦可不对应有导电图案221。在一些实施例中，沿着方向d1依序排列的导电图案221的至少两个间距d3a也可不相等，及/或沿着方向d2依序排列的导电图案221的至少两个间距d3b也可不相等。
51.在图7所示的实施例中，此些导电图案221可分别包括至少一缺口221b，由于导电图案221的尺寸(例如缺口221b的宽度)可沿着方向d1及/或方向d2递增或递减，例如导电图案2211与导电图案2212的缺口221b的尺寸可沿着方向d1依序递增或递减，导电图案2211与导电图案2213的缺口221b的尺寸可沿着方向d2依序递增或递减，但不限于此。导电层的翘曲也可通过检测不同导电图案221的缺口221b的尺寸来判断。
52.图8所示为本发明第二实施例的一变化实施例的测试标记的俯视示意图。如图8所示，在本变化实施例中，测试标记22a具有多个导电图案221，多个导电图案221可排列成环形。在一些实施例中，多个导电图案221，可以放射状的形状排列，但不限于此。在图8的实施例中，导电图案221的俯视形状以c形为例，但不限于此，也可为e形或其他合适的形状。导电图案221可例如排列成米字形或其他合适的形状。在一些实施例中(未绘示)，测试标记22a可不包括大致位虚拟圆20的圆心的导电图案2211，或测试标记22a的圆心未对应有任何导电图案。通过检测大致对应于同个虚拟圆20(图8仅绘示其中一个作示意)的导电图案221的尺寸/或对应于同个虚拟圆20上的导电图案221与圆心之间的间距(例如间距d3a与间距d3b)，可判断导电层是否有翘曲或导电层的翘曲程度。大致对应于同个虚拟圆20的导电图案221可例如意指与虚拟圆20交错或大致邻近虚拟圆20的导电图案221。
53.图9所示为本发明第三实施例的封装元件的剖视示意图。如图9所示，在封装元件2中，重布线层14可设置于载板16上，且载板16可包含在封装元件2中。换言之，在制作封装元件2的方法中，重布线层14可形成于载板16上，且载板16不需在形成重布线层14之后被移除。封装元件2可例如通过芯片先制(chip first)制程所形成，但不限于此。载板16可例如包括晶圆、电子元件ce、围绕有封胶结构的电子元件ce或其他适合承载重布线层14且不从重布线层14上移除的元件。电子元件ce可例如包括芯片，但不限于此。在图9的实施例中，载
板16可包括电子元件ce以及封胶结构42，其中重布线层14可设置于电子元件ce上，且封胶结构42至少围绕电子元件ce的侧边，但不限于此。在一些实施例中，封胶结构42可设置于电子元件ce相对于重布线层14的表面上，或者电子元件ce相对于重布线层14的表面可露出，以助于散热。进一步来说，电子元件ce可具有多个接垫44，且重布线层14可例如与对应的接垫44电连接，但不限于此。图9的实施例的重布线层14与图2的重布线层14的差异在于可不包括下接垫，而是于电子元件ce的接垫44上直接形成重布线层14，使得导电层142的走线142a可电连接接垫44，但本发明不以此为限。在一些实施例，重布线层14也可例如采用上述任一实施例的重布线层，且重布线层14的下接垫设置于电子元件ce对应的接垫44上。由于重布线层14的其他部分可与图2所示的重布线层14相同，因此在此不多赘述。另外，测试标记12可设置于载板16上，且测试标记12可采用图1到图2及图4到图8的测试标记中的任一个，因此在此不多赘述。
54.在图9的实施例的制作方法中，电子元件ce可以芯片先制制程且具有接垫44的表面朝下(face down)的方式设置于另一载板(图未示)上，并进行封胶制程，以于电子元件ce上形成封胶结构42。接着，移除所述另一载板，并将电子元件ce与封胶结构42上下翻转，以将具有接垫44的表面朝上。然后，于电子元件ce与封胶结构42上形成重布线层14。形成重布线层14的方法可例如与上述任一实施例形成重布线层的方法相同或类似，因此在此不多赘述。在完成重布线层14或后续其他的制程之后，可对重布线层14进行切割制程，以形成包含有电子元件ce的封装元件2。在一些实施例中，可选择性于重布线层14的上接垫145a上设置导电凸块或导电球，以助于与其他电子元件电性连接。在一些实施例中，电子元件ce也可以芯片先制制程且具有接垫44的表面朝上(face up)的方式设置于另一载板(图未示)上，并进行封胶制程，以于电子元件ce上形成封胶结构42。电子元件ce的接垫44可通过研磨制程露出，然后于接垫44上形成重布线层14，但不限于此。
55.图10所示为本发明一实施例的测试标记的位置示意图。如图10所示，载板16可具有多个元件区16a以及周边区16b环绕多个元件区16a，元件区16a后续可对应一个封装元件1，但不限于此。本实施例的封装元件1可例如为上述任一实施例或变化实施例的封装元件，测试标记32可例如为上述任一实施例或变化实施例的测试标记。于载板16上形成重布线层14(未绘示，可参考图2至图3)，重布线层14包括多个测试标记32，至少一测试标记32可设置于元件区16a及周边区16b中的至少一个上。在一些实施例中，当测试标记32设置在周边区16b上时，测试标记32可位于周边区16b的角落、侧边、中央及/或其他周边区16b中，但不限于此。在一些实施例中，当测试标记32设置在元件区16a上时，测试标记32可位于元件区16a的角落、侧边及/或其他区域，但不限于此。通过在载板16的不同区域中设置测试标记32，可检测不同区域的翘曲程度。
56.在一些实施例中，当完成多个封装元件1后，例如于元件区16a中完成所对应的重布线层14部分后，例如会将周边区16b去除，而形成在载板16的周边区16b上的测试标记32也会被去除。
57.图11所示为本发明另一实施例的位于封装元件中的测试标记的位置示意图。如图11所示，测试标记32可散布在封装元件1的不同位置。举例来说，测试标记32可邻近上接垫145a及/或设置于封装元件1的角落。在一些实施例中，测试标记32的尺寸可例如小于或等于上接垫145a，但不限于此。在其它实施例中，测试标记32的尺寸与上接垫145a的尺寸关系
可根据需求设计。
58.综上所述，在本发明的封装元件的制作方法中，由于在制作封装元件的过程中同时形成测试标记，因此可通过辨识测试标记来实时判断是否有翘曲的情况或判断翘曲程度是否超出规格，进而提升制程合格率。
59.以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。