半导体器件的制作方法

1.本公开涉及半导体器件，和/或尤其涉及包括场效应晶体管的半导体器件。


背景技术：

2.半导体器件包括由金属氧化物半导体场效应晶体管(mos-fet)组成的集成电路。为了满足对具有小图案尺寸和减小的设计规则的半导体器件的日益增长的需求，mos-fet正在被积极地缩小尺寸。mos-fet的缩小尺寸可导致半导体器件的工作性能的恶化。正在进行各种研究，以克服与半导体器件的缩小尺寸相关的技术限制，并实现高性能半导体器件。


技术实现要素：

3.本发明构思的示例实施方式提供了一种具有改善的电特性的半导体器件。
4.根据本发明构思的示例实施方式，半导体器件可以包括：衬底，包括在第一方向上延伸的划分区域；在衬底上的第一有源图案和第二有源图案，并且划分区域插设在其间，第一有源图案和第二有源图案在第二方向上彼此间隔开，第二方向垂直于第一方向；栅电极，在第一方向上延伸并与第一有源图案和第二有源图案交叉；在第一有源图案上的至少一个第一沟道图案；以及在第二有源图案上的至少一个第二沟道图案。第一有源图案在第一方向上的最小宽度可以小于第二有源图案在第一方向上的最小宽度。当在平面图中观察时，第一沟道图案的与划分区域相邻的端部可以包括在第一方向上延伸的突出部分，并且突出部分可以具有三角形形状。
5.根据本发明构思的示例实施方式，半导体器件可以包括：在第一方向上延伸的划分区域；在衬底上的第一有源图案和第二有源图案，并且划分区域插设在其间，第一有源图案和第二有源图案在第二方向上彼此间隔开，第二方向垂直于第一方向；栅电极，在第一方向上延伸并与第一有源图案或第二有源图案交叉；在第一有源图案上的至少一个第一沟道图案；以及在第二有源图案上的至少一个第二沟道图案。划分区域可以由沟槽限定。第一沟道图案的与沟槽的内侧表面垂直对齐的侧表面在第一方向上的第一宽度可以大于第一沟道图案在第一方向上的最小宽度。第一宽度可以小于第二沟道图案在第一方向上的最小宽度。
6.根据本发明构思的示例实施方式，半导体器件可以包括：在衬底上并在第一方向上延伸的器件隔离层；在衬底上的第一有源图案和第二有源图案，并且器件隔离层插设在其间，第一有源图案和第二有源图案在第二方向上彼此间隔开，第二方向垂直于第一方向；栅电极，在第一方向上延伸并与第一有源图案和第二有源图案交叉；在栅电极的侧表面上的栅极间隔物；在第一有源图案上的第一沟道图案；在第二有源图案上的第二沟道图案；以及彼此间隔开的源极/漏极图案，并且栅电极插设在其间。第一有源图案在第一方向上的最小宽度可以小于第二有源图案在第一方向上的最小宽度。第一沟道图案的与器件隔离层相邻的端部可以包括在第一方向上延伸的突出部分。当在平面图中观察时，突出部分可以具有三角形形状，并且第二沟道图案的与器件隔离层相邻的部分可以具有正方形或矩形形
状。
附图说明
7.图1是示出根据本发明构思的示例实施方式的半导体器件的平面图。
8.图2a、图2b、图2c和图2d是分别沿图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。
9.图3a、图3b、图3c和图3d是沿着图2a的线i-i'截取的俯视图。
10.图5a、图5b、图5c、图5d、图7、图9、图11、图14和图16是示出根据本发明构思的示例实施方式的制造半导体器件的方法的平面图。
11.图4、图6、图8a、图10a、图12a、图13a、图15a和图17a是沿着图1的线a-a'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
12.图10b、图12b、图13b、图15b和图17b是沿着图1的线b-b'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
13.图8b、图10c、图13c、图15c和图17c是沿着图1的线c-c'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
14.图8c、图10d、图13d、图15d和图17d是沿着图1的线d-d'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
具体实施方式
15.现在将参考附图更全面地描述本发明构思的示例实施方式，其中示出了一些示例实施方式。
16.当术语“大约”或“基本上”在本说明书中结合数值使用时，意图是相关数值包括所述数值周围的制造或操作公差(例如，
±
10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是被修改为“大约”还是“基本上”，应该理解的是，这些数值和形状应该被解释为包括围绕所述数值或形状的制造或操作公差(例如，
±
10％)。
17.图1是示出根据本发明构思的示例实施方式的半导体器件的平面图。图2a、图2b、图2c和图2d是分别沿图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。图3a、图3b、图3c和图3d是沿着图2a的线i-i'截取的俯视图。
18.参考图1和图2a至图2d，可以提供衬底100。衬底100可以包括半导体衬底，该半导体衬底由硅(si)、锗(ge)或硅锗(sige)或化合物半导体衬底中的一种形成，或包括硅(si)、锗(ge)或硅锗(sige)或化合物半导体衬底中的一种。例如，衬底100可以是硅晶片。衬底100可以包括第一单元区pr和第二单元区nr。第一单元区pr和第二单元区nr可以由形成在衬底100的上部中的第二沟槽tr2限定。换句话说，第二沟槽tr2可以位于第一单元区pr和第二单元区nr之间。第一单元区pr和第二单元区nr可以在平行于衬底100的顶表面的第一方向d1上彼此间隔开，并且第二沟槽tr2插设在其间。
19.在示例实施方式中，第一单元区pr和第二单元区nr中的每个可以是逻辑单元，并且构成逻辑电路的逻辑晶体管可以提供在逻辑单元上。作为示例，第一单元区pr可以是其上提供有pmos场效应晶体管的区域，第二单元区nr可以是其上提供有nmos场效应晶体管的区域。
20.第一有源区ar1和第二有源区ar2可以由第一沟槽tr1限定，第一沟槽tr1形成在衬底100的上部中。第一有源区ar1和第二有源区ar2可以分别提供在第一单元区pr和第二单元区nr上。第一沟槽tr1可以比第二沟槽tr2浅。第一有源区ar1和第二有源区ar2可以在第二方向d2上延伸。第二方向d2可以平行于衬底100的顶表面，并且可以垂直于第一方向d1。第一有源区ar1和第二有源区ar2可以是衬底100的在第三方向d3上突出的部分。第三方向d3可以垂直于衬底100的顶表面。
21.衬底100可以包括在第一方向d1上延伸的划分区域dr。划分区域dr可以位于逻辑单元之间的边界上。第三沟槽tr3可以形成在划分区域dr上。逻辑单元可以通过第三沟槽tr3彼此分离。
22.第一有源区ar1可以包括第一有源图案ap1和第二有源图案ap2。第二有源区ar2可以包括第三有源图案ap3和第四有源图案ap4。第一有源图案ap1和第二有源图案ap2可以由第三沟槽tr3限定。此外，第三有源图案ap3和第四有源图案ap4可以由第三沟槽tr3限定。换句话说，第三沟槽tr3可以位于第一有源图案ap1和第二有源图案ap2之间以及第三有源图案ap3和第四有源图案ap4之间。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上彼此间隔开并且第三沟槽tr3插设在其间，第三有源图案ap3和第四有源图案ap4可以在第二方向d2上彼此间隔开并且第三沟槽tr3插设在其间。
23.第一有源图案ap1在第一方向d1上的宽度可以小于第二有源图案ap2在第一方向d1上的宽度。例如，在划分区域dr上并且在第一方向d1上测量的第一有源区ar1的宽度可以在第二方向d2上逐渐增加。第三有源图案ap3在第一方向d1上的宽度可以小于第四有源图案ap4在第一方向d1上的宽度。例如，在划分区域dr上并且在第一方向d1上测量的第二有源区ar2的宽度可以在第二方向d2上逐渐增加。
24.器件隔离层st可以填充第一至第三沟槽tr1、tr2和tr3。器件隔离层st可以包括硅氧化物层。第一和第二有源区ar1和ar2的上部可以在器件隔离层st之上垂直突出(例如，见图2c)。换句话说，器件隔离层st可以不覆盖第一和第二有源区ar1和ar2的上部。器件隔离层st可以覆盖第一和第二有源区ar1和ar2的下侧表面。
25.多个第一沟道层ch1可以提供在第一有源区ar1上。第一沟道层ch1可以包括第一沟道图案cp1和第二沟道图案cp2。第一沟道图案cp1可以提供在第一有源图案ap1上，第二沟道图案cp2可以提供在第二有源图案ap2上。
26.第一有源图案ap1可以具有由第三沟槽tr3限定的第一侧表面sw1，第一沟道图案cp1可以具有由第三沟槽tr3限定的第二侧表面sw2。第一侧表面sw1和第二侧表面sw2可以彼此垂直对齐。第二有源图案ap2可以具有由第三沟槽tr3限定的第三侧表面sw3，第二沟道图案cp2可以具有由第三沟槽tr3限定的第四侧表面sw4。第三侧表面sw3和第四侧表面sw4可以彼此垂直对齐。
27.多个第二沟道层ch2可以提供在第二有源区ar2上。第二沟道层ch2可以包括第三沟道图案cp3和第四沟道图案cp4。第三沟道图案cp3可以提供在第三有源图案ap3上，第四沟道图案cp4可以提供在第四有源图案ap4上。例如，沟道图案ch1至ch4可以由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成，或包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。在示例实施方式中，第一和第二沟道层ch1和ch2可以由硅(si)形成，或包括硅(si)。
28.多个第一凹陷rs1可以形成在第一有源区ar1的上部中。第一源极/漏极图案sd1可
以分别提供在第一凹陷rs1中。第一源极/漏极图案sd1可以是第一导电类型(例如，p型)的杂质区域。第一沟道层ch1可以插设在一对第一源极/漏极图案sd1之间。换句话说，第一沟道层ch1可以将该对第一源极/漏极图案sd1彼此连接。例如，第一沟道图案cp1可以插设在第一有源图案ap1上提供的该对第一源极/漏极图案sd1之间。第二沟道图案cp2可以插设在第二有源图案ap2上提供的该对第一源极/漏极图案sd1之间。
29.多个第二凹陷rs2可以形成在第二有源区ar2的上部中。第二源极/漏极图案sd2可以分别提供在第二凹陷rs2中。第二源极/漏极图案sd2可以是第二导电类型(例如，n型)的杂质区域。第二沟道层ch2可以插设在一对第二源极/漏极图案sd2之间。换句话说，第二沟道层ch2可以将该对第二源极/漏极图案sd2彼此连接。例如，第三沟道图案cp3可以插设在第三有源图案ap3上提供的该对第二源极/漏极图案sd2之间。第四沟道图案cp4可以插设在第四有源图案ap4上提供的该对第二源极/漏极图案sd2之间。
30.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长(seg)工艺形成的外延图案。在示例实施方式中，第一和第二源极/漏极图案sd1和sd2可以具有分别位于与第一和第二沟道层ch1和ch2中最上面的沟道层的顶表面基本相同的水平上的顶表面。在本说明书中，术语“水平”将用于表示从衬底100的底表面测量的垂直位置。然而，本发明构思不限于该示例，并且第一和第二源极/漏极图案sd1和sd2的顶表面可以高于第一和第二沟道层ch1和ch2中最上面的沟道层的顶表面。
31.第一源极/漏极图案sd1可以由其晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，sige)形成，或包括该半导体材料。在这种情况下，该对第一源极/漏极图案sd1可以在其间的第一沟道层ch1上施加压缩应力。第二源极/漏极图案sd2可以由与衬底100相同的半导体材料(例如，si)形成，或包括该半导体材料。
32.栅电极ge可以提供为与第一有源区ar1和第二有源区ar2交叉，并在第一方向d1上延伸。栅电极ge可以在第二方向d2上彼此间隔开。栅电极ge可以垂直重叠第一沟道层ch1和第二沟道层ch2。栅电极ge可以提供在第一和第二沟道层ch1和ch2中的每个的顶表面、底表面和侧表面上。栅电极ge可以填充第一沟道层ch1之间和第二沟道层ch2之间的空间。换句话说，根据本发明构思的示例实施方式的逻辑晶体管可以是三维场效应晶体管，其中栅电极ge被提供为三维地围绕第一沟道层ch1和第二沟道层ch2。
33.栅电极ge可以包括虚设栅电极ged。虚设栅电极ged可以邻近划分区域dr设置。虚设栅电极ged的部分可以延伸到提供在第一沟道层ch1之间和第二沟道层ch2之间并且邻近划分区域dr的区域中。虚设栅电极ged的另一部分可以朝向填充第三沟槽tr3的器件隔离层st向下延伸。作为示例，栅电极ge可以由导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成，或包括导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
34.一对栅极间隔物gs可以设置在每个栅电极ge的相反的侧表面上。栅极间隔物gs可以沿着栅电极ge延伸或在第一方向d1上延伸。栅极间隔物gs可以具有高于栅电极ge的顶表面的顶表面。栅极间隔物gs的顶表面可以与第一层间绝缘层110的顶表面共面，这将在下面描述。
35.划分区域dr上的栅极间隔物gs可以从栅极覆盖图案gp(将在下面描述)的侧表面朝向填充第三沟槽tr3的器件隔离层st向下延伸。栅极间隔物gs可以由sicn、sicon、和sin
中的至少一种形成，或包括sicn、sicon、和sin中的至少一种。在一示例实施方式中，栅极间隔物gs可以具有包括至少两层的多层结构，其中每层由sicn、sicon、或sin制成。
36.栅极覆盖图案gp可以提供在栅电极ge上。栅极覆盖图案gp可以沿着栅电极ge延伸或者在第一方向d1上延伸。栅极覆盖图案gp可以由相对于第一和第二层间绝缘层110和120具有蚀刻选择性的材料形成，或包括该材料，这将在下面描述。例如，栅极覆盖图案gp可以由sion、sicn、sicon和sin中的至少一种形成，或包括sion、sicn、sicon和sin中的至少一种。
37.栅极绝缘层gi可以插设在栅电极ge和第一沟道层ch1之间以及在栅电极ge和第二沟道层ch2之间。栅极绝缘层gi可以被提供为覆盖第一和第二沟道层ch1和ch2中的每个的顶表面、底表面和相反的侧表面。栅极绝缘层gi也可以覆盖位于栅电极ge下方的器件隔离层st的顶表面。
38.栅极绝缘层gi可以覆盖器件隔离层st的顶表面的位于虚设栅电极ged下方并在划分区域dr上的部分。划分区域dr上的栅极绝缘层gi可以覆盖第一和第二沟道层ch1和ch2中的每个的侧表面，该侧表面与划分区域dr相邻地定位。
39.例如，栅极绝缘层gi可以包括硅氧化物层、硅氮氧化物层和/或高k电介质层。例如，高k电介质层可以由其介电常数比硅氧化物层高的高k电介质材料形成，或包括该高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中的至少一种。
40.内部间隔物is可以插设在第二源极/漏极图案sd2和栅极绝缘层gi之间。每个内部间隔物is可以将栅极绝缘层gi与第二源极/漏极图案sd2分开。内部间隔物is可以与第二源极/漏极图案sd2直接接触。作为示例，内部间隔物is可以由硅氮化物形成，或包括硅氮化物。
41.第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物gs以及第一和第二源极/漏极图案sd1和sd2。第一层间绝缘层110可以具有与栅极覆盖图案gp的顶表面和栅极间隔物gs的顶表面基本共面的顶表面。
42.划分区域dr上的第一层间绝缘层110可以朝向填充第三沟槽tr3的器件隔离层st向下延伸。换句话说，第一层间绝缘层110可以具有与器件隔离层st的顶表面接触的底表面。
43.第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极覆盖图案gp。作为示例，第一和第二层间绝缘层110和120可以由硅氧化物形成，或包括硅氧化物。
44.可以提供有源接触ac以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。例如，一对有源接触ac可以分别提供在栅电极ge的两侧。当在平面图中观察时，有源接触ac可以是在第一方向d1上延伸的条形图案。
45.有源接触ac可以是自对准的接触。换句话说，可以使用栅极覆盖图案gp和栅极间隔物gs以自对准方式形成有源接触ac。例如，有源接触ac可以覆盖栅极间隔物gs的侧表面的至少一部分。虽然未示出，但是有源接触ac可以覆盖栅极覆盖图案gp的顶表面的一部分。
46.硅化物图案sc可以分别插设在有源接触ac和第一源极/漏极图案sd1之间以及有
源接触ac和第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到源极/漏极图案sd1和sd2。硅化物图案sc可以由金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物或钴硅化物)中的至少一种形成，或包括所述金属硅化物材料中的至少一种。
47.可以提供栅极接触gc以穿透第二层间绝缘层120和栅极覆盖图案gp并电连接到栅电极ge。栅极接触gc可以提供在第一和第二单元区pr和nr之间的器件隔离层st上。例如，栅极接触gc可以是在第二方向d2上延伸的条形图案。
48.有源接触ac和栅极接触gc中的每个可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以由铝、铜、钨、钼和钴中的至少一种金属形成，或包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案bm可以覆盖导电图案fm的侧表面和底表面。阻挡图案bm可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括钛氮化物层(tin)、钽氮化物层(tan)、钨氮化物层(wn)、镍氮化物层(nin)、钴氮化物层(con)和铂氮化物层(ptn)中的至少一种。
49.第三层间绝缘层130可以提供在第二层间绝缘层120上。第一互连线m1、第一通路v1和第二通路v2可以提供在第三层间绝缘层130中。第一通路v1和第二通路v2可以提供在第一互连线m1下方。第一互连线m1可以在第二方向d2上延伸。第一互连线m1可以布置在第一方向d1或第二方向d2上。每个第一通路v1可以提供在第一互连线m1之一和有源接触ac之一之间，以将它们彼此电连接。每个第二通路v2可以提供在第一互连线m1之一和栅极接触gc之一之间，以将它们彼此电连接。
50.第一互连线m1以及第一通路v1或第二通路v2可以彼此连接，从而形成单个导电结构。在示例实施方式中，第一互连线m1以及第一通路v1或第二通路v2可以通过相同的工艺一起形成。作为示例，第一互连线m1以及第一通路v1或第二通路v2可以是通过双镶嵌工艺形成的单个导电结构。尽管未示出，但是可以进一步在第三层间绝缘层130上提供多个堆叠的金属层。
51.将参考图3a、图3b、图3c和图3d更详细地描述第一和第二沟道图案cp1和cp2的平面结构。例如，图3a、图3b、图3c和图3d示出了根据一些示例实施方式的半导体器件的部分，其将分别参考图5a、图5b、图5c和图5d进行描述。
52.参考图3a，当在平面图中观察时，与划分区域dr相邻的每个第一沟道图案cp1的端部可以包括突出部分p。突出部分p的至少一部分可以与第一源极/漏极图案sd1接触。突出部分p可以从每个第一沟道图案cp1的侧表面在第一方向d1上延伸。当在平面图中观察时，突出部分p可以具有直角三角形形状或等边三角形形状。因此，第一沟道图案cp1的除突出部分p之外的部分可以具有矩形形状或正方形形状。因此，第一沟道图案cp1可以具有梯形形状。
53.因此，第一沟道图案cp1的侧表面在第一方向d1上的第一宽度w1可以大于第一沟道图案cp1在第一方向d1上的最小宽度w2，第一沟道图案cp1的所述侧表面与第三沟槽tr3的内侧表面共面(或者替代地，与第三沟槽tr3的内侧表面平齐或者垂直对齐)，或者与划分区域dr的侧表面接触。第一沟道图案cp1的最小宽度w2可以小于第二沟道图案cp2在第一方向d1上的最小宽度w3。第一沟道图案cp1的第一宽度w1可以小于第二沟道图案cp2的最小宽
度w3。换句话说，突出部分p在第一方向d1上的宽度可以在第二方向d2上增加。例如，突出部分p可以具有斜边，该斜边相对于与第一沟道图案cp1交叉的第一源极/漏极图案sd1的一侧以钝角(例如，90
°
或更大)倾斜。
54.当在平面图中观察时，与划分区域dr相邻的第二沟道图案cp2可以具有正方形或矩形形状。尽管未示出，每个第三沟道图案cp3的邻近划分区域dr的端部可以包括突出部分p，该突出部分p具有与第一沟道图案cp1的突出部分p基本相同的平面结构。
55.参考图3b，当在平面图中观察时，每个第一沟道图案cp1的与划分区域dr相邻的端部可以包括突出部分p。突出部分p可以与第一源极/漏极图案sd1间隔开。除了突出部分p与第一源极/漏极图案sd1间隔开之外，图3b的突出部分p可以具有与图3a基本相同的结构。
56.参考图3c，当在平面图中观察时，每个第一沟道图案cp1的与划分区域dr相邻的端部可以包括在与第一方向d1相反的方向上延伸的突出部分p。突出部分p可以与第一源极/漏极图案sd1间隔开。除了上述特征之外，突出部分p可以具有与图3a基本相同的结构。
57.参考图3d，当在平面图中观察时，与划分区域dr相邻的每个第一沟道图案cp1可以包括在第一方向d1上彼此相反的一对突出部分p。至少一个突出部分p可以与第一源极/漏极图案sd1间隔开。然而，与图3d所示的不同，至少一个突出部分p可以与第一源极/漏极图案sd1接触。除了上述特征之外，突出部分p可以具有与参考图3a描述的基本相同的结构。
58.根据本发明构思的示例实施方式，与划分区域dr相邻并且具有比第二沟道图案cp2更小的宽度的第一沟道图案cp1可以包括提供在其端部处的突出部分p，并且因此，可以减轻或防止在第一和第二源极/漏极图案sd1和sd2与相邻于划分区域dr的栅电极ge之间发生短路故障。因此，可以提高半导体器件的性能和电特性。
59.图5a、图5b、图5c、图5d、图7、图9、图11、图14和图16是示出根据本发明构思的示例实施方式的制造半导体器件的方法的平面图。图4、图6、图8a、图10a、图12a、图13a、图15a和图17a是沿着图1的线a-a'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。图10b、图12b、图13b、图15b和图17b是沿着图1的线b-b'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。图8b、图10c、图13c、图15c和图17c是沿着图1的线c-c'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。图8c、图10d、图13d、图15d和图17d是沿着图1的线d-d'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
60.参考图4，可以提供包括第一和第二单元区pr和nr的衬底100。牺牲层sal和有源层acl可以交替地和重复地堆叠在衬底100上。牺牲层sal可以由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成，或包括硅(si)、锗(ge)和硅锗(sige)中的至少一种，有源层acl可以由选自硅(si)、锗(ge)或硅锗(sige)并且不同于牺牲层sal的一种形成，或包括选自硅(si)、锗(ge)或硅锗(sige)并且不同于牺牲层sal的一种。例如，牺牲层sal可以由硅锗(sige)形成或包括硅锗(sige)，有源层acl可以由硅(si)形成或包括硅(si)。虽然图4示出了重复堆叠三个有源层acl的示例，但是本发明构思不限于该示例。
61.参考图5a、图5b、图5c、图5d和图6，可以在衬底100上执行第一图案化工艺，以形成限定第一和第二有源区ar1和ar2的第一沟槽tr1。作为第一图案化工艺的结果，第一和第二有源区ar1和ar2中的每个可以包括交替堆叠在其上部中的牺牲层sal和有源层acl。
62.可以在衬底100上执行第二图案化工艺，以形成限定第一和第二单元区pr和nr的
第二沟槽tr2。第二沟槽tr2可以形成为比第一沟槽tr1更深。
63.可以在衬底100上执行第三图案化工艺，以形成第三沟槽tr3，第三沟槽tr3将第一有源区ar1分成第一有源图案ap1和第二有源图案ap2并将第二有源区ar2分成第三有源图案ap3和第四有源图案ap4。第三沟槽tr3可以在第一方向d1上延伸，并且可以形成在限定逻辑单元之间的边界的划分区域dr上。第一有源图案ap1在第一方向d1上的宽度可以小于第二有源图案ap2在第一方向d1上的宽度。例如，在划分区域dr上并且在第一方向d1上测量的第一有源区ar1的宽度可以在第二方向d2上逐渐增加。第三有源图案ap3在第一方向d1上的宽度可以小于第四有源图案ap4在第一方向d1上的宽度。例如，在划分区域dr上并且在第一方向d1上测量的第二有源区ar2的宽度可以在第二方向d2上逐渐增加。
64.器件隔离层st可以形成在衬底100上，以填充第一至第三沟槽tr1、tr2和tr3。例如，器件隔离层st的形成可以包括在衬底100上形成绝缘层，并且使绝缘层凹陷以暴露牺牲层sal。因此，第一和第二有源区ar1和ar2中的每个的上部可以在垂直方向上突出到器件隔离层st之上。器件隔离层st可以由绝缘材料(例如，硅氧化物)中的至少一种形成，或包括该绝缘材料中的至少一种。在下文中，为了简洁起见，将基于图5a的示例实施方式描述制造方法的后续步骤。然而，下面将要描述的步骤可以以相同的方式应用于图5b、图5c和图5d的示例实施方式。
65.参考图7、图8a、图8b和图8c，牺牲图案pp可以形成在衬底100上，以与第一和第二有源区ar1和ar2交叉。牺牲图案pp可以形成为具有在第一方向d1上延伸的线形或条形。例如，牺牲图案pp的形成可以包括在衬底100上形成牺牲层，在牺牲层上形成掩模图案mp，以及使用掩模图案mp作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。掩模图案mp可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
66.划分区域dr上的一些牺牲图案pp可以朝向填充第三沟槽tr3的器件隔离层st向下延伸。换句话说，一些牺牲图案pp可以覆盖由第三沟槽tr3暴露的牺牲层sal的侧表面和有源层acl的侧表面。划分区域dr上的一些牺牲图案pp可以覆盖填充第三沟槽tr3的器件隔离层st的顶表面的一部分。
67.栅极间隔物gs可以形成在每个牺牲图案pp的相反的侧表面上。栅极间隔物gs的形成可以包括在衬底100上共形地形成栅极间隔物层并且各向异性地蚀刻栅极间隔物层。栅极间隔物层可以由sicn、sicon和sin中的至少一种形成或包括sicn、sicon和sin中的至少一种。在一些示例实施方式中，栅极间隔物层可以是多层结构，包括sicn、sicon和sin中的至少两种。
68.划分区域dr上的栅极间隔物gs可以沿着牺牲图案pp的与划分区域dr相邻的侧表面朝向填充第三沟槽tr3的器件隔离层st向下延伸。划分区域dr上的栅极间隔物gs可以覆盖填充第三沟槽tr3的器件隔离层st的顶表面的一部分。
69.参考图9、图10a、图10b、图10c和图10d，第一凹陷rs1可以形成在第一有源区ar1的上部中。例如，第一凹陷rs1可以通过使用掩模图案mp和栅极间隔物gs作为蚀刻掩模蚀刻第一有源区ar1的上部来形成。第一凹陷rs1可以形成在牺牲图案pp之间。第二凹陷rs2可以形成在第二有源区ar2的上部中。第二凹陷rs2可以通过使用掩模图案mp和栅极间隔物gs作为蚀刻掩模蚀刻第二有源区ar2的上部来形成。第二凹陷rs2可以形成在牺牲图案pp之间。
70.参考图11、图12a和图12b，可以去除第二单元区nr上的牺牲层sal的部分，然后可以形成内部间隔物is。例如，内部间隔物is的形成可以包括共形地形成绝缘层以填充通过去除第二单元区nr上的牺牲层sal的部分以及各向同性地蚀刻绝缘层的部分而形成的区域。在示例实施方式中，绝缘层可以包括硅氮化物层。
71.第一源极/漏极图案sd1可以分别形成在第一凹陷rs1中。第一源极/漏极图案sd1的形成可以包括使用第一凹陷rs1的内表面作为籽晶层来执行选择性外延工艺。例如，选择性外延工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
72.作为示例，第一源极/漏极图案sd1可以由其晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，sige)形成。第一源极/漏极图案sd1可以在选择性外延工艺期间或之后掺有p型杂质。
73.第二源极/漏极图案sd2可以分别形成在第二凹陷rs2中。第二源极/漏极图案sd2的形成可以包括使用第二凹陷rs2的内表面作为籽晶层来执行选择性外延工艺。作为示例，第二源极/漏极图案sd2可以由与衬底100相同的半导体材料(例如，si)形成，或包括与衬底100相同的半导体材料(例如，si)。第二源极/漏极图案sd2可以在选择性外延工艺期间或之后掺有n型杂质。
74.参考图13a、图13b、图13c和图13d，第一层间绝缘层110可以形成为覆盖第一和第二源极/漏极图案sd1和sd2、掩模图案mp和栅极间隔物gs。作为示例，第一层间绝缘层110可以包括硅氧化物层。形成在划分区域dr上的第一层间绝缘层110可以朝向填充第三沟槽tr3的器件隔离层st向下延伸。换句话说，形成在划分区域dr上的第一层间绝缘层110可以覆盖填充第三沟槽tr3的器件隔离层st的顶表面的一部分。
75.第一层间绝缘层110可以被平坦化，直到牺牲图案pp的顶表面被暴露。对第一层间绝缘层110的平坦化工艺可以使用回蚀或化学机械抛光(cmp)工艺来执行。在平坦化工艺期间，可以去除所有的掩模图案mp。结果，第一层间绝缘层110可以具有与牺牲图案pp的顶表面和栅极间隔物gs的顶表面共面的顶表面。
76.参考图14、图15a、图15b、图15c和图15d，可以选择性地去除暴露的牺牲图案pp。作为去除牺牲图案pp的结果，可以在栅极间隔物gs中的相邻栅极间隔物之间形成第一空白空间et1。第一空白空间et1可以暴露第一和第二沟道层ch1和ch2以及牺牲层sal。划分区域dr上的第一空白空间et1可以暴露填充第三沟槽tr3的器件隔离层st的顶表面的一部分。此外，划分区域dr上的第一空白空间et1可以暴露通过第三沟槽tr3暴露的第一和第二沟道层ch1和ch2的侧表面以及牺牲层sal的侧表面。
77.可以选择性地去除通过第一空白空间et1暴露的牺牲层sal。例如，可以执行蚀刻工艺来选择性地蚀刻牺牲层sal，并且在这种情况下，可以仅去除牺牲层sal，而不去除第一和第二沟道层ch1和ch2。
78.参考图16、图17a、图17b、图17c和图17d，因为牺牲层sal被选择性地去除，所以第一和第二沟道层ch1和ch2可以分别留在第一和第二有源区ar1和ar2上。通过去除牺牲层sal形成的区域将被称为第二空白空间et2。第二空白空间et2可以被限定在第一沟道层ch1之间和在第二沟道层ch2之间。
79.返回参考图1和图2a至图2d，栅极绝缘层gi可以共形地形成在第一和第二空白空间et1和et2中。栅极绝缘层gi可以形成为覆盖器件隔离层st的顶表面的位于划分区域dr上
并且在虚设栅电极ged下方的部分。划分区域dr上的栅极绝缘层gi可以形成为覆盖第一和第二沟道层ch1和ch2中的每个的与划分区域dr相邻的侧表面。例如，栅极绝缘层gi可以包括硅氧化物层、硅氮氧化物层和/或高k电介质层。作为示例，高k电介质层可以由其介电常数比硅氧化物层高的高k电介质材料形成，或包括所述高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中的至少一种。
80.栅电极ge可以形成在栅极绝缘层gi上。栅电极ge可以形成为填充第一空白空间et1和第二空白空间et2。作为示例，栅电极ge可以由导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成，或包括导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。栅电极ge可以包括虚设栅电极ged。虚设栅电极ged可以邻近划分区域dr形成。虚设栅电极ged可以包括延伸到在第一沟道层ch1之间和第二沟道层ch2之间提供并且邻近划分区域dr的区域中的部分。虚设栅电极ged可以进一步包括向下延伸到填充第三沟槽tr3的器件隔离层st的其他部分。
81.栅极覆盖图案gp可以形成在栅电极ge上。栅极覆盖图案gp可以由sion、sicn、sicon和sin中的至少一种形成，或包括sion、sicn、sicon和sin中的至少一种。
82.第二层间绝缘层120可以形成在第一层间绝缘层110上。第二层间绝缘层120可以包括硅氧化物层。有源接触ac可以形成为穿透第二层间绝缘层120和第一层间绝缘层110，并且电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。栅极接触gc可以形成为穿透第二层间绝缘层120和栅极覆盖图案gp，并且电连接到栅电极ge。
83.第三层间绝缘层130可以形成在有源接触ac和栅极接触gc上。第一互连线m1可以形成在第三层间绝缘层130中。
84.在根据本发明构思的示例实施方式的半导体器件中，邻近划分区域定位并具有相对小的宽度的至少一个沟道图案可以包括具有突出部分的端部。因此，可以减轻或防止在源极/漏极图案与相邻于划分区域的栅电极之间发生短路故障，从而提高半导体器件的性能和电特性。
85.虽然已经具体示出和描述了本发明构思的一些示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行变化。
86.本技术要求于2020年11月25日在韩国知识产权局提交的第10-2020-0160177号韩国专利申请的优先权，其全部内容通过引用结合于此。