一种存储装置及其制造方法与流程

1.本技术涉及半导体制造技术，尤其涉及一种存储装置及其制造方法。


背景技术：

2.通常，存储装置包括由栅极层和层间绝缘层交替堆叠形成的栅极叠层结构，其中，通过位于栅极叠层结构的台阶区域的台阶接触件以实现栅极层与外部电路之间的电连接。在三维存储器的制备过程中，需要刻蚀形成多个贯穿栅极叠层结构的沟道孔，多个沟道孔呈阵列排布，向沟道孔内依次沉积阻挡层、存储层、隧穿层和沟道层，以形成沟道孔结构。
3.然而，随着三维存储器的堆叠层数的增加，孔结构的刻蚀深度也越来越深，因此，孔结构的刻蚀和控制也越来越难。


技术实现要素：

4.有鉴于此，本技术提供一种存储装置及其制造方法。
5.为达到上述目的，本技术的技术方案是这样实现的：
6.第一方面，本技术实施例提供一种存储装置的制造方法，所述方法包括：
7.提供基底结构，所述基底结构包括：第一衬底以及位于所述第一衬底上的第一氧化层、第一缓冲层和叠层结构，所述叠层结构包括交替堆叠的层间绝缘层和栅极牺牲层；
8.形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构；
9.在所述孔结构内所述第一缓冲层暴露的侧面外延形成第一外延层。
10.在本技术的一些实施例中，所述形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构，包括：
11.形成下部叠层结构；
12.形成依次贯穿所述下部叠层结构、所述第一缓冲层和所述第一氧化层并延伸进入所述第一衬底的第一下部孔结构；在所述第一下部孔结构内形成支撑层；
13.在所述下部叠层结构上形成上部叠层结构；
14.形成贯穿所述上部叠层结构的第一上部孔结构；其中，所述第一上部孔结构与所述第一下部孔结构连通。
15.在本技术的一些实施例中，所述方法还包括：
16.刻蚀所述支撑层，以形成暴露出所述第一缓冲层的侧面的第二下部孔结构，所述第二下部孔结构与所述第一上部孔结构连通以构成所述孔结构。
17.在本技术的一些实施例中，在所述第二下部孔结构内所述第一缓冲层暴露的侧面外延形成所述第一外延层。
18.在本技术的一些实施例中，所述方法还包括：
19.刻蚀所述支撑层，以形成暴露出所述第一氧化层的侧面的第三下部孔结构，所述第三下部孔结构与所述第一上部孔结构连通以构成所述孔结构。
20.在本技术的一些实施例中，在所述第三下部孔结构内所述第一缓冲层暴露的侧面
外延形成所述第一外延层。
21.在本技术的一些实施例中，所述方法还包括：
22.刻蚀所述支撑层，以形成暴露出所述第一衬底的侧面的第四下部孔结构，所述第四下部孔结构与所述第一上部孔结构连通以构成所述孔结构。
23.在本技术的一些实施例中，在所述第四下部孔结构内所述第一衬底暴露的侧面外延形成第二外延层。
24.在本技术的一些实施例中，所述孔结构包括沟道孔、虚拟沟道孔和/或栅线隔槽。
25.在本技术的一些实施例中，在垂直于所述第一衬底的方向上，形成所述第一外延层之后，不同所述孔结构的底部基本齐平。
26.在本技术的一些实施例中，所述形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构，包括：
27.形成依次贯穿所述叠层结构、所述第一缓冲层和所述第一氧化层，并延伸进入所述第一衬底的所述孔结构。
28.在本技术的一些实施例中，所述基底结构还包括：依次位于所述第一衬底和所述第一氧化层之间的第二氧化层和第二缓冲层；
29.形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构。
30.在本技术的一些实施例中，所述形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构，包括：
31.形成下部叠层结构；
32.形成依次贯穿所述下部叠层结构、所述第一缓冲层和所述第一氧化层并延伸进入所述第二缓冲层的第五下部孔结构；在所述第五下部孔结构内形成支撑层；
33.在所述下部叠层结构上形成上部叠层结构；
34.形成贯穿所述上部叠层结构的第二上部孔结构；其中，所述第二上部孔结构与所述第五下部孔结构连通。
35.在本技术的一些实施例中，所述方法还包括：
36.刻蚀所述支撑层，以形成暴露出所述第一缓冲层的侧面的第六下部孔结构，所述第六下部孔结构与所述第二上部孔结构连通以构成所述孔结构。
37.在本技术的一些实施例中，在所述第六下部孔结构内所述第一缓冲层暴露的侧面外延形成所述第一外延层。
38.在本技术的一些实施例中，所述方法还包括：
39.刻蚀所述支撑层，以形成暴露出所述第一氧化层的侧面的第七下部孔结构，所述第七下部孔结构与所述第二上部孔结构连通以构成所述孔结构。
40.在本技术的一些实施例中，在所述第七下部孔结构内所述第一缓冲层暴露的侧面外延形成所述第一外延层。
41.在本技术的一些实施例中，所述方法还包括：
42.刻蚀所述支撑层，以形成暴露出所述第二缓冲层的侧面的第八下部孔结构，所述第八下部孔结构与所述第二上部孔结构连通以构成所述孔结构。
43.在本技术的一些实施例中，在所述第八下部孔结构内所述第二缓冲层暴露的侧面外延形成第三外延层。
44.在本技术的一些实施例中，所述第一缓冲层的材料包括多晶硅。
45.在本技术的一些实施例中，所述孔结构为沟道孔的情况下，所述方法还包括：
46.在所述孔结构内依次形成存储膜和沟道层，以形成沟道结构。
47.在本技术的一些实施例中，所述方法还包括：
48.在所述叠层结构上形成第一键合层；
49.提供第二衬底，所述第二衬底上形成有外围电路和所述外围电路上形成有第二键合层；
50.对所述第一键合层和所述第二键合层进行键合。
51.在本技术的一些实施例中，所述方法还包括：
52.去除所述第一衬底、所述第一外延层，以暴露出所述第一氧化层以及所述沟道结构的末端；
53.去除所述沟道结构的末端的存储膜，以暴露出所述沟道层。
54.在本技术的一些实施例中，所述方法还包括：
55.去除所述第一氧化层以暴露出所述第一缓冲层；
56.对暴露出的所述沟道层进行离子注入，以形成掺杂沟道层。
57.在本技术的一些实施例中，所述方法还包括：
58.形成半导体层，所述半导体层覆盖所述第一缓冲层和所述掺杂沟道层；
59.在所述半导体层上形成外围触点和源极触点；其中所述外围触点与外围接触件的端部接触。
60.第二方面，本技术实施例提供一种存储装置，所述存储装置包括：
61.第一半导体结构，所述第一半导体结构包括半导体层、掺杂缓冲层和栅极叠层结构以及延伸穿过所述栅极叠层结构的沟道结构，所述栅极叠层结构包括交替堆叠的层间绝缘层和栅极层；
62.所述半导体层覆盖所述沟道结构的末端和所述栅极叠层结构。
63.在本技术的一些实施例中，不同所述沟道结构的底部基本齐平。
64.在本技术的一些实施例中，所述掺杂缓冲层的材料包括掺杂多晶硅。
65.在本技术的一些实施例中，所述存储装置还包括：
66.与所述第一半导体结构键合的第二半导体结构，所述第二半导体结构包括外围电路。
67.在本技术的一些实施例中，所述存储装置还包括：
68.位于所述半导体层上的源极触点和外围触点；其中，所述外围触点与外围接触件的端部接触。
69.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述沟道层包括掺杂沟道层，所述掺杂沟道层与所述半导体层相接触。
70.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述半导体层包括延伸进入所述沟道结构底部与所述沟道层相接触的部分；沿所述沟道结构的径向方向，所述半导体层与所述沟道层相接触的部分的宽度大于所述沟道结构的宽度。
71.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述半导体层包括延伸进入所述沟道结构底部与所述沟道层相接触的部分；沿所述沟道结构的径向方向，
所述半导体层与所述沟道层相接触的部分的宽度等于所述沟道结构的宽度。
72.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述半导体层延伸进入所述沟道结构底部与所述存储膜和所述沟道层相接触；沿所述沟道结构的轴向方向，所述半导体层与所述存储膜相接触部分的厚度大于或等于所述半导体层与所述沟道层相接触部分的厚度。
73.在本技术的一些实施例中，所述存储膜沿所述沟道结构径向向内方向依次包括阻挡层、存储层和隧穿层；所述半导体层与所述阻挡层相接触部分的厚度和所述半导体层与所述隧穿层相接触部分的厚度相同或不同。
74.在本技术的一些实施例中，所述存储膜沿所述沟道结构径向向内方向依次包括阻挡层、存储层和隧穿层；所述存储层延伸进入所述半导体层内，或者所述半导体层延伸进入所述存储层内。
75.在本技术的一些实施例中，所述第一半导体结构包括至少一个存储平面，每个所述存储平面包括至少一个存储块，每个存储块包括至少一个指存储区。
76.本技术实施例提供了一种存储装置及其制造方法，所述方法包括：提供基底结构，所述基底结构包括：第一衬底以及位于所述第一衬底上的第一氧化层、第一缓冲层和叠层结构，所述叠层结构包括交替堆叠的层间绝缘层和栅极牺牲层；形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构；在所述孔结构内所述第一缓冲层暴露的侧面外延形成第一外延层。本技术实施例提供的存储装置的制造方法中，刻蚀形成孔结构之后，在孔结构内第一缓冲层暴露的侧面外延形成第一外延层，且第一外延层形成孔结构的底部，从而在无需通过刻蚀工艺控制孔结构的底部齐平的情况下，确保在垂直于第一衬底的方向上，不同孔结构的底部基本齐平，不仅能够极大地降低刻蚀工艺的难度，还能够提高孔结构的一致性。
附图说明
77.图1a为相关技术中形成沟道孔的存储装置的剖面结构示意图；
78.图1b为相关技术中形成沟道孔的存储装置的电镜照片；
79.图2为本技术实施例提供的存储装置的制造方法的一个可选的流程示意图；
80.图3a至图3m为本技术实施例提供的一种存储装置在制造过程中的主要工艺的剖面结构示意图；
81.图4a至图4n为本技术实施例提供的另一种存储装置在制造过程中的主要工艺的剖面结构示意图；
82.图5a为本技术实施例提供的存储装置的一种可选的剖面结构示意图；
83.图5b为本技术实施例提供的存储装置的另一种可选的剖面结构示意图；
84.图6a至图6g为本技术实施例提供的存储层和半导体层的七种可选的相对位置关系的局部剖面结构示意图；
85.图7a为本技术实施例提供的管芯的局部俯视结构示意一；
86.图7b为本技术实施例提供的管芯的局部俯视结构示意二；
87.图中包括：100-衬底；101-垫氧化层；102-底部牺牲层；103-叠层结构；104-层间绝缘层；105-栅极牺牲层；106-沟道孔；300、400-第一衬底；301、401-第一氧化层；302、402-第一缓冲层；403-第二氧化层；404-第二缓冲层；305、405-下部叠层结构；306、406-层间绝缘
层；307、407-栅极牺牲层；3081-第一下部沟道孔；3082-第二下部沟道孔；4081-第五下部沟道孔；4082-第六下部沟道孔；309、409-支撑层；310、410-上部叠层结构；311、411-叠层结构；312-第一上部沟道孔；412-第二上部沟道孔；313、413-沟道孔；314、414-第一外延层；315、415、615-存储膜；316、416、616-阻挡层；317、417、617-存储层；318、418、618-隧穿层；319、419、619-沟道层；320、420-绝缘层；321、421-沟道结构；322、422-虚拟沟道结构；323、423-栅线隔槽；324、424-多晶硅层；325、425-栅极层；326、426-台阶接触件；327、427、527-外围接触件；328、428、528-第一键合层；329、429、529-第二衬底；330、430、530-第二键合层；331、431、531、631-掺杂缓冲层；332、432、532-掺杂沟道层；333、433-掺杂多晶硅层；334、434、534、634-半导体层；335、435、535-过渡层；336、436、536-互连层；337、437、537-源极触点；338、438、538-外围触点；w1、w2为与沟道孔末端相接触的半导体层的宽度；739-存储平面；740-存储块；741-指存储区。
具体实施方式
88.下面将结合本技术实施方式及附图，对本技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本技术的一部分实施方式，而不是全部的实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。
89.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
90.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
91.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本技术必然存在第一元件、部件、区、层或部分。
92.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
93.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
94.为了彻底理解本技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本技术的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
95.如本文中所使用，术语“三维存储器”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管的半导体器件，使得存储单元晶体管在相对于衬底的垂直方向上延伸，如本文中所使用，术语“垂直的/垂直地”是指垂直于衬底的横向表面。
96.参考图1a，图1a为相关技术中形成沟道孔的存储装置的剖面结构示意图。如图1a所示，在衬底100上形成垫氧化层101、底部牺牲层102和叠层结构103，叠层结构103包括交替堆叠的层间绝缘层104和栅极牺牲层105。图1a还示出了沿着垂直于衬底100的方向，刻蚀形成贯穿叠层结构103的沟道孔106，刻蚀停止在底部牺牲层102。
97.需要说明的是，尽管图1a仅示出了形成一个沟道孔的存储装置的剖面结构，但是，在三维存储器的制备过程中，需要刻蚀形成多个贯穿叠层结构的沟道孔，多个沟道孔呈阵列排布。因此，随着三维存储器的堆叠层数的增加，沟道孔的刻蚀深度也越来越深，控制多个沟道孔的一致性也越来越难。
98.参考图1b，图1b为相关技术中形成沟道孔的存储装置的电镜照片。如图1b所示，刻蚀形成多个贯穿叠层结构的沟道孔，多个沟道孔的底部并不齐平，沟道孔的一致性较差。类似地，不仅在刻蚀形成沟道孔(channel hole，ch)的过程中存在沟道孔深度不相同，即沟道孔的底部不齐平的问题，在刻蚀形成虚拟沟道孔(dummy channel hole，dch)和栅线隔槽(gate line slit，gls)的过程中，也可能存在底部不齐平的问题。这种沟道孔底部不齐平的问题甚至会对沟道孔的背面(back side)引出架构产生负面影响。
99.有鉴于此，本技术实施例提供一种存储装置及其制造方法，该方法可以在刻蚀形成孔结构之后，在孔结构内第一缓冲层暴露的侧面外延形成第一外延层，且第一外延层形成孔结构的底部，从而确保在垂直于第一衬底的方向上，不同孔结构的底部基本齐平，以提高孔结构底部的刨削一致性(gouging uniformity)。
100.参考图2，图2为本技术实施例提供的存储装置的制造方法的一个可选的流程示意图。如图2所示，本技术实施例提供一种存储装置的制造方法，所述方法包括：
101.步骤s201、提供基底结构，所述基底结构包括：第一衬底以及位于所述第一衬底上的第一氧化层、第一缓冲层和叠层结构，所述叠层结构包括交替堆叠的层间绝缘层和栅极牺牲层；
102.步骤s202、形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构；
103.步骤s203、在所述孔结构内所述第一缓冲层暴露的侧面外延形成第一外延层。
104.在本技术实施例中，所述孔结构包括沟道孔、虚拟沟道孔和/或栅线隔槽。需要说明的是，以下以孔结构为沟道孔为例进行说明。
105.参考图3a至图3m，图3a至图3m为本技术实施例提供的一种存储装置在制造过程中的主要工艺的剖面结构示意图。接下来结合图3a至图3m对本技术实施例提供的存储装置的制造方法进行进一步地详细说明。
106.如图3a所示，在第一衬底300上形成第一氧化层301、第一缓冲层302和下部叠层结构305，下部叠层结构305包括交替堆叠的层间绝缘层306和栅极牺牲层307。
107.这里，定义垂直于所述第一衬底的方向为第三方向。在第一衬底垂直于第三方向的顶表面或者底表面中定义彼此相交的第一方向和第二方向，基于第一方向和第二方向可以确定出第一衬底垂直于第三方向的顶表面或者底表面。例如，第一方向和第二方向相互垂直，如此，第一方向、第二方向和第三方向两两相互垂直。当然，第一方向也可以和第二方向呈一定的夹角。
108.在本技术的一些实施例中，第一衬底可以为单质半导体材料衬底，例如，硅(si)衬底，锗(ge)衬底；或者第一衬底也可以为复合半导体材料衬底，例如，硅锗(sige)衬底；或者第一衬底还可以为绝缘体上硅(soi)衬底，绝缘体上锗(geoi)衬底等等。
109.在本技术的一些实施例中，所述第一缓冲层的材料可以包括多晶硅(poly)。
110.在本技术的一些实施例中，在第一衬底上形成下部叠层结构可以通过一种或多种沉积工艺来实现。其中，沉积工艺可以包括但不限于物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、原子层沉积(atomic layer deposition，ald)或者其任何组合。可以理解的是，层间绝缘层和栅极牺牲层的数量和厚度不限于图3a所示的数量和厚度。本领域技术人员可以根据实际需求设置任意数量和厚度的层间绝缘层和栅极牺牲层。此外，层间绝缘层和栅极牺牲层的材料可选择本领域中已知的合适材料。这里，层间绝缘层可以为氧化物层，例如，氧化硅层；栅极牺牲层可以为氮化物层，例如，氮化硅层。
111.如图3b所示，形成贯穿下部叠层结构305的第一下部沟道孔(low channel hole，lch)3081，在第一下部沟道孔3081内形成支撑层309。图3b示出的第一下部沟道孔3081依次贯穿下部叠层结构305、第一缓冲层302和第一氧化层301，并延伸进入第一衬底300。各个第一下部沟道孔3081延伸进入第一衬底300的深度不同，即，各个第一下部沟道孔3081的底部不处于同一水平面。
112.需要说明的是，随着下部叠层结构的层数的增加，刻蚀形成贯穿下部叠层结构的第一下部沟道孔的过程中，通过控制刻蚀工艺来控制第一下部沟道孔的底部齐平越来越难，即，通过控制刻蚀工艺来控制第一下部沟道孔的底部位于同一水平高度越来越难。因此，图3b示出的多个不同第一下部沟道孔的深度不同，即，多个不同第一下部沟道孔的底部并非位于同一水平高度。
113.本技术实施例可以使用湿法刻蚀、干法刻蚀或者其组合对下部叠层结构进行刻蚀以形成第一下部沟道孔。
114.本技术实施例对支撑层的材料不做特殊限定，例如，可以使用包括但不限于绝缘材料或者多晶硅填充第一下部沟道孔。利用支撑层的支撑作用，可以防止在下部叠层结构上形成上部叠层结构时下部叠层结构出现变形，提高存储装置中各叠层结构依次堆叠的稳定性。
115.仍参考图3b，在第一下部沟道孔3081内形成支撑层309后，为保证支撑层309的远
离第一衬底300的表面与下部叠层结构305的远离第一衬底300的表面位于同一水平面上，即，保证支撑层309的上表面与下部叠层结构305的上表面齐平，可以对支撑层309进行平坦化处理。例如，可以对支撑层的上表面进行化学机械研磨(chemical mechanical polishing，cmp)处理，以使上部叠层结构的下表面与支撑层的上表面齐平，提高形成在下部叠层结构上的上部叠层结构的稳定性，降低各叠层结构倾斜或者坍塌的风险。
116.如图3c所示，在下部叠层结构305远离第一衬底300的表面上形成上部叠层结构310，下部叠层结构305和上部叠层结构310共同构成叠层结构311，形成贯穿上部叠层结构310的第一上部沟道孔312，其中，第一上部沟道孔312与第一下部沟道孔3081相连接，即第一上部沟道孔312与第一下部沟道孔3081连通。这里，刻蚀形成贯穿上部叠层结构的第一上部沟道孔，第一上部沟道孔延伸至第一下部沟道孔内的所述支撑层中。可选地，第一上部沟道孔的轴线和第一下部沟道孔的轴线重合。
117.在本技术的一些实施例中，在下部叠层结构上形成上部叠层结构可以通过一种或多种沉积工艺来实现。其中，沉积工艺可以包括但不限于物理气相沉积、化学气相沉积、原子层沉积或者其任何组合。
118.本技术实施例可以使用湿法刻蚀、干法刻蚀或者其组合对上部叠层结构进行刻蚀以形成第一上部沟道孔。
119.如图3d所示，刻蚀支撑层309，以形成暴露出第一缓冲层302的侧面的第二下部沟道孔3082，第二下部沟道孔3082与第一上部沟道孔312连通以构成沟道孔313。
120.需要说明的是，如前所述，各个第一下部沟道孔的底部并非位于同一水平高度，因此，填充第一下部沟道孔形成的支撑层的底部也并非位于同一水平高度。通过刻蚀工艺完全去除位于沟道孔内的支撑层是非常困难的，甚至可能会破坏沟道孔的形貌。仍参考图3d，此时仅仅去除部分支撑层，使得残余的支撑层的上表面不高于第一缓冲层即可。那么在去除部分支撑层之后，沟道孔的底部仍残余部分支撑层，此时，沟道孔的底部也无法实现齐平。需要说明的是，随着叠层结构的层数的增加，通过控制刻蚀工艺来控制第二下部沟道孔的底部齐平越来越难，即，通过控制刻蚀工艺来控制第二下部沟道孔的底部位于同一水平高度越来越难。因此，图3d示出的多个不同第二下部沟道孔的深度不同，即，多个不同第二下部沟道孔的底部并非位于同一水平高度。
121.如图3e所示，在第二下部沟道孔3082内第一缓冲层302暴露的侧面外延形成第一外延层314。
122.这里，在沟道孔内第一缓冲层暴露的侧面外延形成第一外延层，第一外延层由沟道孔内第一缓冲层暴露的侧面开始外延生长，沿沟道孔径向向内的方向进行生长，直至第一外延层封闭沟道孔的底部，即，第一外延层在沟道孔原本的底部之上形成沟道孔“新的底部”。尽管刻蚀形成的沟道孔的底部深度不同，但是，在第一缓冲层暴露的侧面外延生长形成的第一外延层的厚度是基本相同的，在不同沟道孔内暴露出的第一缓冲层高度也是基本相同的，即，不同沟道孔内暴露出的第一缓冲层与第一衬底在第三方向上的距离基本相同。因此，在沟道孔内第一缓冲层暴露的侧面外延形成的第一外延层的高度也基本相同，能够实现不同沟道孔的底部基本齐平。
123.本技术实施例在沟道孔内第一缓冲层对应处选择外延生长(selective epitaxial growth，seg)形成第一外延层后，第一外延层形成沟道孔的底部，以实现沟道孔
底部的封闭。需要说明的是，形成第一外延层后，在垂直于所述第一衬底的方向上，不同所述沟道孔的底部基本齐平，从而提高了各个沟道孔底部的一致性，即，提高了各个沟道孔的深度均匀性。同时，本技术实施例提供的制造方法中，无需通过控制刻蚀工艺来控制孔结构的底部齐平，极大地降低了刻蚀工艺的难度。
124.在本技术的另一些实施例中，所述方法还包括：
125.刻蚀所述支撑层，以形成暴露出所述第一氧化层的侧面的第三下部孔结构，所述第三下部孔结构与所述第一上部孔结构连通以构成所述孔结构。
126.在本技术的另一些实施例中，在所述第三下部孔结构内所述第一缓冲层暴露的侧面外延形成所述第一外延层。
127.这里，刻蚀支撑层，以形成暴露出第一缓冲层和第一氧化层的侧面的第三下部沟道孔，第三下部沟道孔和第一上部沟道孔连通以构成沟道孔。如此，在沟道孔内同时暴露出第一缓冲层和第一氧化层的侧面。与上述方案中暴露出第一缓冲层的侧面相比较而言，本方案中刻蚀去除了更多的支撑层材料，所形成的第三下部沟道孔的深度大于第二下部沟道孔的深度。因此，可以在沟道孔内第一缓冲层暴露的侧面外延生长第一外延层。本技术实施例中，通过在沟道孔内第一缓冲层暴露的侧面外延形成的第一外延层的高度基本相同，从而能够实现不同沟道孔的底部基本齐平。可以举例的是，第一外延层可以包括多晶硅。
128.在本技术的另一些实施例中，所述方法还包括：
129.刻蚀所述支撑层，以形成暴露出所述第一衬底的侧面的第四下部孔结构，所述第四下部孔结构与所述第一上部孔结构连通以构成所述孔结构。
130.在本技术的另一些实施例中，在所述第四下部孔结构内所述第一衬底暴露的侧面外延形成第二外延层。
131.这里，刻蚀支撑层，以形成暴露出第一缓冲层、第一氧化层和第一衬底的侧面的第四下部沟道孔，第四下部沟道孔和第一上部沟道孔连通以构成沟道孔。如此，在沟道孔内同时暴露出第一缓冲层、第一氧化层和第一衬底的侧面。与上述方案中暴露出第一缓冲层和第一氧化层的侧面相比较而言，本方案中刻蚀去除了更多的支撑层材料，所形成的第四下部沟道孔的深度大于第三下部沟道孔的深度。因此，可以同时在沟道孔内第一缓冲层暴露的侧面外延生长第一外延层以及在沟道孔内第一衬底暴露的侧面外延生长第二外延层。本技术实施例中，通过在沟道孔内第一缓冲层暴露的侧面外延形成的第一外延层的高度基本相同，从而能够实现不同沟道孔的底部基本齐平。此外，第二外延层位于第一外延层的正下方，第二外延层可以为第一外延层提供支撑作用。可以举例的是，第一外延层可以包括多晶硅，第二外延层可以包括多晶硅。
132.图3f示出了存储装置沿x方向的台阶区域和沿y方向的核心区域的剖面结构示意图，本技术实施例中x方向和y方向可以相互垂直，且x方向和y方向均平行于第一衬底。以下图3f至图3m均示出了存储装置沿x方向的台阶区域和沿y方向的核心区域的剖面结构示意图，此后不再赘述。如图3f所示，存储装置的垂直存储单元串是由沟道结构形成的，沟道结构321可以具有在垂直于第一衬底的方向上延伸的柱形，即，沟道结构321沿第三方向延伸。沟道结构321可以包括存储膜315和沟道层319，存储膜315包括三层结构，即，阻挡层316、存储层317和隧穿层318。其中，阻挡层位于三层结构中的最外层，隧穿层位于三层结构中的最内层，存储层位于阻挡层和隧穿层之间。在沟道孔内依次形成阻挡层316、存储层317、隧穿
层318、沟道层319和绝缘层320，并且还可以在绝缘层320内形成气隙。
133.这里，阻挡层的材料可以为绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或者其组合。存储层用于存储电荷，存储层的材料可以包括但不限于氮化硅、氮氧化硅或者其组合。隧穿层的材料可以为绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或者其组合。沟道层可以为多晶硅层。绝缘层可以为氧化硅或者氮化硅层。可以通过一种或多种沉积工艺来实现。其中，沉积工艺可以包括但不限于物理气相沉积、化学气相沉积、原子层沉积或者其任何组合。
134.在本技术的一些实施例中，沟道结构在叠层结构的核心区域中呈阵列分布，沟道结构的阵列可以具有任何合适的阵列形状，例如，沿第一方向和第二方向的矩形阵列形状、蜂巢(例如，六边形)阵列形状等等。
135.在本技术的一些实施例中，沟道结构可以具有任何合适的形状。例如，沟道结构在平行于第一衬底的平面中具有圆形形状，沟道结构在垂直于第一衬底的平面中具有柱形形状。
136.仍参考图3f，叠层结构可以包括台阶区域和核心区域，其中，核心区域用于形成阵列存储单元串，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元；台阶区域用于形成台阶接触件以从中引出电信号。
137.在本技术的一些实施例中，可以在交替堆叠的栅极牺牲层和层间绝缘层的边缘形成多级台阶。例如，可以通过使用图案化的掩膜层对叠层结构进行重复的刻蚀-修剪工艺，从而在台阶区域中形成多级台阶。其中，图案化的掩膜层可以包括光致抗蚀剂或者基于碳的聚合物材料，并可以在形成多级台阶之后去除。
138.在本技术的一些实施例中，台阶区域可以在叠层结构的中心位置处形成，还可以在叠层结构的一侧边缘或者多侧边缘形成。
139.在本技术的一些实施例中，台阶区域中各级台阶的高度可以沿着远离叠层结构的核心区域方向逐渐减小，或者台阶区域中各级台阶的高度也可以沿着远离叠层结构的核心区域方向逐渐增大。
140.在本技术的一些实施例中，在台阶区域中各级台阶的上方形成介质层，即，形成覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
141.这里，所述介质层可以为多层结构，例如，包括第一介质层和第二介质层，且第一介质层和第二介质层可以通过沉积氧化物形成。第一介质层可以由具有良好台阶覆盖性的材料形成，例如，第一介质层可以为由原子层沉积形成的氧化硅。第二介质层可以由具有高填充效率的材料形成，例如，第二介质层可以为基于正硅酸乙酯的氧化硅(teos-based sio2)。其中，第一介质层的密度高于第二介质层的密度，因此，第一介质层具有良好的台阶覆盖性；而第二介质层具有较高的填充效率。
142.这里，还可以使用化学机械研磨工艺对第二介质层进行平坦化处理，使得第二介质层为叠层结构的台阶区域提供基本平坦的上表面。
143.仍参考图3f，在台阶区域中形成贯穿叠层结构并延伸至第一衬底300的虚拟沟道孔，对所述虚拟沟道孔进行填充，以形成虚拟沟道结构322，即，虚拟沟道结构322沿垂直于第一衬底的方向延伸，即沿第三方向延伸。此外，还可以在虚拟沟道结构内形成气隙。
144.这里，可以在虚拟沟道孔内填充绝缘材料，以形成虚拟沟道结构。通过在叠层结构
的台阶区域中形成虚拟沟道结构，与位于叠层结构的核心区域中形成的沟道结构，阵列分布相似，使得虚拟沟道结构起到支撑作用，使得叠层结构整体上受力平衡。
145.这里，还可以在虚拟沟道孔内依次填充绝缘材料和导电材料，以形成虚拟沟道结构。虚拟沟道结构内的导电材料不会与外部电路有任何电连接，因此，虚拟沟道结构仍然起到支撑作用。
146.需要说明的是，刻蚀形成贯穿叠层结构、第一缓冲层和第一氧化层，并延伸进入第一衬底的虚拟沟道孔，随着叠层结构的层数的增加，虚拟沟道孔的刻蚀深度也增加，难以控制虚拟沟道孔的底部齐平。仍参考图3f，刻蚀形成的多个虚拟沟道孔的底部并非位于同一水平高度。
147.在本技术的一些实施例中，虚拟沟道结构在叠层结构的核心区域中呈阵列分布，虚拟沟道结构的阵列可以具有任何合适的阵列形状，例如，沿第一方向和第二方向的矩形阵列形状、蜂巢(例如，六边形)阵列形状等等。
148.在本技术的一些实施例中，虚拟沟道结构可以具有任何合适的形状。例如，虚拟沟道结构在平行于第一衬底的平面中具有圆形形状，虚拟沟道结构在垂直于第一衬底的平面中具有柱形形状。
149.仍参考图3f，形成贯穿叠层结构的栅线隔槽323，通过栅线隔槽323去除叠层结构中栅极牺牲层以形成间隙，从而在每相邻的两层层间绝缘层之间形成空隙，然后在各空隙内填充导电材料以形成各栅极层325。这里，交替堆叠的栅极层和层间绝缘层构成栅极叠层结构。
150.这里，栅极层的厚度与层间绝缘层的厚度可以相同，也可以不同。栅极层由导电材料制成，制作栅极层的导电材料可以包括但不限于钨、铜、铝、掺杂硅。栅极层可以包括多层结构，可以举例的是，栅极层可以包括介电层、第一导电层和第二导电层。其中，介电层可以包括但不限于高介电常数(hik)层，第一导电层可以包括但不限于氮化钛(tin)层，第二导电层可以包括但不限于钨(w)层。
151.仍参考图3f，在栅线隔槽323的侧壁形成隔离材料层后，向栅线隔槽内填充多晶硅，形成多晶硅层324。
152.仍参考图3f，刻蚀形成贯穿所述介质层，并延伸至每级台阶的栅极层325的台阶接触孔，即，台阶接触孔与每级台阶的栅极层相连通，可以在所述台阶接触孔内填充导电材料以形成台阶接触件326。台阶区域中的台阶接触件用于引出电信号。
153.仍参考图3f，还可以形成外围接触件327，该外围接触件327可垂直地延伸进入第一缓冲层302中。
154.如图3g所示，在所述叠层结构上形成第一键合层328，将层叠设置的第一衬底300、第一氧化层301、第一缓冲层302、叠层结构和第一键合层328作为第一半导体结构；在第二衬底329上形成外围电路，在外围电路上形成第二键合层330，将层叠设置的第二衬底329、外围电路和第二键合层330作为第二半导体结构。将第一半导体结构和第二半导体结构以“面对面”的方式进行键合。
155.在本技术的一些实施例中，第二衬底可以为单质半导体材料衬底，例如，硅(si)衬底，锗(ge)衬底；或者第二衬底也可以为复合半导体材料衬底，例如，硅锗(sige)衬底；或者第二衬底还可以为绝缘体上硅(soi)衬底，绝缘体上锗(geoi)衬底等等。
156.这里，外围电路用于控制和感测三维存储器。外围电路可以是任何用于促进三维存储器的操作的适当数字、模拟和/或混合信号控制和感测电路，其包括但不限于页缓冲器、解码器、感测放大器、驱动器、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件。外围电路可以包括形成于第二衬底上的晶体管，其中，晶体管可以全部或部分形成第二衬底上。
157.在本技术的一些实施例中，可以采用金属熔融键合的方式使得第一半导体结构和第二半导体结构键合。在本技术的一些实施例中，也可以采用非金属键合的方式，包括但不限于使用粘合剂等，使得第一半导体结构和第二半导体结构键合。在本技术的另一些实施例中，还可以采用混合键合，即，金属/非金属混合键合的方式，在第一半导体结构和第二半导体结构之间形成键合层。
158.如图3h所示，去除第一衬底，以暴露出第一氧化层301的上表面。
159.如图3i所示，去除第一外延层，以暴露出沟道结构的末端。
160.如图3j所示，去除沟道结构的末端的存储膜，以暴露出沟道结构的末端的沟道层319。
161.仍参考图3j，去除第一氧化层，以暴露出第一缓冲层302的上表面。
162.如图3k所示，对暴露出的所述沟道层进行离子注入，以形成掺杂沟道层332(如图3k中虚线方框所示)。所述掺杂沟道层部分位于叠层结构中。在离子注入工艺中，掺杂离子以离子束的形式注入沟道层中，高能的离子由于与沟道层中电子和原子核碰撞而失去能量，最后停在晶格内某一深度。图3k中虚线方框的部分即代表掺杂沟道层的深度。需要说明的是，本技术实施例中采用离子注入工艺对沟道层进行掺杂，掺杂深度即为离子注入深度。可以根据对三维存储器的实际需求，设置不同的掺杂深度、掺杂浓度或者掺杂杂质分布。其中，掺杂深度可以通过调整离子束的加速能量来控制，掺杂浓度，即，杂质剂量则可通过注入时监控离子电流来控制。
163.仍参考图3k，还可以对暴露出的所述第一缓冲层进行离子注入，以形成掺杂缓冲层331。如前所述，第一缓冲层的材料可以为多晶硅，则掺杂缓冲层可以为掺杂多晶硅。
164.仍参考图3k，还可以对暴露出的栅线隔槽内的所述多晶硅层进行离子注入，以形成掺杂多晶硅层333。
165.如图3l所示，形成半导体层334，半导体层334覆盖掺杂缓冲层331、掺杂沟道层332和掺杂多晶硅层333，半导体层334包括与掺杂多晶硅层333相接触的部分，延伸进入所述沟道结构底部与掺杂沟道层332相接触的部分，以及延伸进入掺杂缓冲层331的部分。
166.如图3m所示，形成过渡层335，对过渡层335进行刻蚀以形成源极触点开口，在所述源极触点开口内填充导电材料以形成源极触点337。
167.这里，可以使用例如物理气相沉积、化学气相沉积、原子层沉积、任何其他适当的工艺或者其组合的一种或多种薄膜沉积工艺，在半导体层上形成过渡层。形成过渡层后，对该过渡层进行平坦化处理，这里的平坦化处理可以使用例如，化学机械研磨工艺，以确保过渡层的表面平整。
168.仍参考图3m，在形成源极触点337的同时，还可以对过渡层335和半导体层334进行刻蚀以形成外围触点开口，在所述外围触点开口内填充导电材料以形成外围触点338，其中外围触点338与外围接触件327的端部接触。
169.这里，可以使用湿法刻蚀或者干法刻蚀，形成贯穿过渡层和半导体层的外围触点开口。在本技术实施例中，使用光刻将外围触点开口图案化与外围接触件对准，对外围触点开口的刻蚀可以停止在外围接触件的上端处。
170.在本技术实施例中，外围触点与外围接触件连接，可以与第二半导体结构的外围电路实现电信号的传输；源极触点可以通过半导体层连接至掺杂沟道层。
171.仍参考图3m，还可以形成位于源极触点337和外围触点338以上，且与源极触点337和外围触点338电连接的互连层336，以实现焊盘引出。例如，在第一半导体结构和第二半导体结构之间传递电信号。
172.参考图4a至图4n，图4a至图4n为本技术实施例提供的另一种存储装置在制造过程中的主要工艺的剖面结构示意图。接下来结合图4a至图4n对本技术另一实施例提供的存储装置的制造方法进行进一步地详细说明。
173.如图4a所示，在第一衬底400上依次形成第二氧化层403、第二缓冲层404、第一氧化层401、第一缓冲层402和下部叠层结构405，下部叠层结构405包括交替堆叠的层间绝缘层406和栅极牺牲层407。
174.这里，第二缓冲层的厚度可以大于第一缓冲层的厚度，例如，第二缓冲层的厚度范围可以为50至100nm。
175.在本技术的一些实施例中，所述第一缓冲层的材料可以包括多晶硅。
176.在本技术的一些实施例中，所述第二缓冲层的材料可以包括多晶硅。
177.这里，所述第一缓冲层的材料和所述第二缓冲层的材料可以相同，也可以不同。
178.如图4b所示，形成贯穿下部叠层结构405的第五下部沟道孔4081，在第五下部沟道孔4081内形成支撑层409。图4b示出的第五下部沟道孔4081依次贯穿下部叠层结构405、第一缓冲层402和第一氧化层401，并延伸进入第二缓冲层404。各个第五下部沟道孔4081延伸进入第二缓冲层404的深度不同，即，各个第五下部沟道孔4081的底部不处于同一水平面。
179.这里，随着下部叠层结构的层数的增加，刻蚀形成贯穿下部叠层结构的第五下部沟道孔的过程中，通过控制刻蚀工艺来控制第五下部沟道孔的底部齐平越来越难，即，通过控制刻蚀工艺来控制第五下部沟道孔的底部位于同一水平高度越来越难。因此，图4b示出的多个不同第五下部沟道孔的深度不同，即，多个不同第五下部沟道孔的底部并非位于同一水平高度。
180.如图4c所示，在下部叠层结构405远离第一衬底400的表面上形成上部叠层结构410，下部叠层结构405和上部叠层结构410共同构成叠层结构411，形成贯穿上部叠层结构410的第二上部沟道孔412，其中，第二上部沟道孔412与第五下部沟道孔4081相连接，即第二上部沟道孔412与第五下部沟道孔4081连通。这里，刻蚀形成贯穿上部叠层结构的第一上部沟道孔，第二上部沟道孔延伸至第五下部沟道孔内的所述支撑层中。可选地，第二上部沟道孔的轴线和第五下部沟道孔的轴线重合。
181.如图4d所示，刻蚀支撑层409，以形成暴露出第一缓冲层402的侧面的第六下部沟道孔4082，第六下部沟道孔4082与第二上部沟道孔412连通以构成沟道孔413。
182.需要说明的是，如前所述，各个第五下部沟道孔的底部并非位于同一水平高度，因此，填充第五下部沟道孔形成的支撑层的底部也并非位于同一水平高度。通过刻蚀工艺完全去除位于沟道孔内的支撑层是非常困难的，甚至可能会破坏沟道孔的形貌。仍参考图4d，
此时仅仅去除部分支撑层，使得残余的支撑层的上表面不高于第一缓冲层即可。那么在去除部分支撑层之后，沟道孔的底部仍残余部分支撑层，此时，沟道孔的底部也无法实现齐平。需要说明的是，随着叠层结构的层数的增加，通过控制刻蚀工艺来控制第六下部沟道孔的底部齐平越来越难，即，通过控制刻蚀工艺来控制第六下部沟道孔的底部位于同一水平高度越来越难。因此，图4d示出的多个不同第六下部沟道孔的深度不同，即，多个不同第六下部沟道孔的底部并非位于同一水平高度。
183.如图4e所示，在第六下部沟道孔4082内第一缓冲层302暴露的侧面外延形成第一外延层414。
184.这里，在沟道孔内第一缓冲层暴露的侧面外延形成第一外延层，第一外延层由沟道孔内第一缓冲层暴露的侧面开始外延生长，沿沟道孔径向向内的方向进行生长，直至第一外延层封闭沟道孔的底部，即，第一外延层在沟道孔原本的底部之上形成沟道孔“新的底部”。尽管刻蚀形成的沟道孔的底部深度不同，但是，在第一缓冲层暴露的侧面外延生长形成的第一外延层的厚度是基本相同的，在不同沟道孔内暴露出的第一缓冲层高度也是基本相同的，即，不同沟道孔内暴露出的第一缓冲层与第一衬底在第三方向上的距离基本相同。因此，在沟道孔内第一缓冲层暴露的侧面外延形成的第一外延层的高度也基本相同，能够实现不同沟道孔的底部基本齐平。
185.本技术实施例在沟道孔内第一缓冲层对应处选择外延生长形成第一外延层后，第一外延层形成沟道孔的底部，以实现沟道孔底部的封闭。需要说明的是，形成第一外延层后，在垂直于所述第一衬底的方向上，每个所述沟道孔的底部基本齐平，从而提高了各个沟道孔底部的一致性，即，提高了各个沟道孔的深度均匀性。同时，本技术实施例提供的制造方法中，无需通过控制刻蚀工艺来控制孔结构的底部齐平，极大地降低了刻蚀工艺的难度。
186.在本技术的另一些实施例中，所述方法还包括：
187.刻蚀所述支撑层，以形成暴露出所述第一氧化层的侧面的第七下部孔结构，所述第七下部孔结构与所述第二上部孔结构连通以构成所述孔结构。
188.在本技术的另一些实施例中，在所述第七下部孔结构内所述第一缓冲层暴露的侧面外延形成所述第一外延层。
189.这里，刻蚀支撑层，以形成暴露出第一缓冲层和第一氧化层的侧面的第七下部沟道孔，第七下部沟道孔和第二上部沟道孔连通以构成沟道孔。如此，在沟道孔内同时暴露出第一缓冲层和第一氧化层的侧面。与上述方案中暴露出第一缓冲层的侧面相比较而言，本方案中刻蚀去除了更多的支撑层材料，所形成的第七下部沟道孔的深度大于第六下部沟道孔的深度。因此，可以在沟道孔内第一缓冲层暴露的侧面外延生长第一外延层。本技术实施例中，通过在沟道孔内第一缓冲层暴露的侧面外延形成的第一外延层的高度基本相同，从而能够实现不同沟道孔的底部基本齐平。可以举例的是，第一外延层可以包括多晶硅。
190.在本技术的另一些实施例中，所述方法还包括：
191.刻蚀所述支撑层，以形成暴露出所述第二缓冲层的侧面的第八下部孔结构，所述第八下部孔结构与所述第二上部孔结构连通以构成所述孔结构。
192.在本技术的另一些实施例中，在所述第八下部孔结构内所述第二缓冲层暴露的侧面外延形成第三外延层。
193.这里，刻蚀支撑层，以形成暴露出第一缓冲层、第一氧化层和第二缓冲层的侧面的
第八下部沟道孔，第八下部沟道孔和第二上部沟道孔连通以构成沟道孔。如此，在沟道孔内同时暴露出第一缓冲层、第一氧化层和第二缓冲层的侧面。与上述方案中暴露出第一缓冲层和第一氧化层的侧面相比较而言，本方案中刻蚀去除了更多的支撑层材料，所形成的第八下部沟道孔的深度大于第七下部沟道孔的深度。因此，可以同时在沟道孔内第一缓冲层暴露的侧面外延生长第一外延层以及在沟道孔内第二缓冲层暴露的侧面外延生长第三外延层。本技术实施例中，通过在沟道孔内第一缓冲层暴露的侧面外延形成的第一外延层的高度基本相同，从而能够实现不同沟道孔的底部基本齐平。此外，第三外延层位于第一外延层的正下方，第三外延层可以为第一外延层提供支撑作用。可以举例的是，第一外延层可以包括多晶硅，第三外延层可以包括多晶硅。
194.图4f示出了存储装置沿x方向的台阶区域和沿y方向的核心区域的剖面结构示意图，本技术实施例中x方向和y方向可以相互垂直，且x方向和y方向均平行于第一衬底。以下图4f至图4n均示出了存储装置沿x方向的台阶区域和沿y方向的核心区域的剖面结构示意图，此后不再赘述。如图4f所示，存储装置的垂直存储单元串是由沟道结构形成的，沟道结构421可以具有在垂直于第一衬底的方向上延伸的柱形，即沟道结构421沿第三方向延伸。沟道结构421可以包括存储膜415和沟道层419，存储膜415包括三层结构，即，阻挡层416、存储层417和隧穿层418。其中，阻挡层位于三层结构中的最外层，隧穿层位于三层结构中的最内层，存储层位于阻挡层和隧穿层之间。在沟道孔内依次形成阻挡层416、存储层417、隧穿层418、沟道层419和绝缘层420，并且还可以在绝缘层420内形成气隙。
195.仍参考图4f，叠层结构可以包括台阶区域和核心区域，其中，核心区域用于形成阵列存储单元串，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元；台阶区域用于形成台阶接触件以从中引出电信号。
196.在本技术的一些实施例中，可以在交替堆叠的栅极牺牲层和层间绝缘层的边缘形成多级台阶。例如，可以通过使用图案化的掩膜层对叠层结构进行重复的刻蚀-修剪工艺，从而在台阶区域中形成多级台阶。其中，图案化的掩膜层可以包括光致抗蚀剂或者基于碳的聚合物材料，并可以在形成多级台阶之后去除。
197.在本技术的一些实施例中，在台阶区域中各级台阶的上方形成介质层，即，形成覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
198.仍参考图4f，在台阶区域中形成贯穿叠层结构并延伸至第二缓冲层404的虚拟沟道孔，对所述虚拟沟道孔进行填充，以形成虚拟沟道结构422，即，虚拟沟道结构422沿垂直于第一衬底的方向延伸，即沿第三方向延伸。此外，还可以在虚拟沟道结构内形成气隙。
199.仍参考图4f，形成贯穿叠层结构的栅线隔槽423，通过栅线隔槽423去除叠层结构中栅极牺牲层以形成间隙，从而在每相邻的两层层间绝缘层之间形成空隙，然后在各空隙内填充导电材料以形成各栅极层425。这里，交替堆叠的栅极层和层间绝缘层构成栅极叠层结构。
200.仍参考图4f，在栅线隔槽423的侧壁形成隔离材料层后，向栅线隔槽内填充多晶硅，形成多晶硅层424。
201.仍参考图4f，刻蚀形成贯穿所述介质层，并延伸至每级台阶的栅极层425的台阶接触孔，即，台阶接触孔与每级台阶的栅极层相连通，可以在所述台阶接触孔内填充导电材料以形成台阶接触件426。台阶区域中的台阶接触件用于引出电信号。
202.仍参考图4f，还可以形成外围接触件427，该外围接触件427可垂直地延伸进入第一缓冲层402中。
203.如图4g所示，在所述叠层结构上形成第一键合层428，将层叠设置的第一衬底400、第二氧化层403、第二缓冲层404、第一氧化层401、第一缓冲层402、叠层结构和第一键合层428作为第一半导体结构，在第二衬底429上形成外围电路，在外围电路上形成第二键合层430，将层叠设置的第二衬底429、外围电路和第二键合层430作为第二半导体结构。将第一半导体结构和第二半导体结构以“面对面”的方式进行键合。
204.如图4h所示，去除第一衬底，以暴露出第二氧化层403的上表面。
205.如图4i所示，去除第二氧化层和第二缓冲层，以暴露出第一氧化层401和第一外延层414。
206.如图4j所示，去除第一外延层，以暴露出沟道结构的末端。
207.如图4k所示，去除沟道结构的末端的存储膜，以暴露出沟道结构的末端的沟道层419。
208.仍参考图4k，去除第一氧化层，以暴露出第一缓冲层402的上表面。
209.如图4l所示，对暴露出的所述沟道层进行离子注入，以形成掺杂沟道层432(如图4l中虚线方框所示)。所述掺杂沟道层部分位于叠层结构中。在离子注入工艺中，掺杂离子以离子束的形式注入沟道层中，高能的离子由于与沟道层中电子和原子核碰撞而失去能量，最后停在晶格内某一深度。
210.仍参考图4l，还可以对暴露出的所述第一缓冲层进行离子注入，以形成掺杂缓冲层431。如前所述，第一缓冲层的材料可以为多晶硅，则掺杂缓冲层可以为掺杂多晶硅。
211.仍参考图4l，还可以对暴露出的栅线隔槽内的所述多晶硅层进行离子注入，以形成掺杂多晶硅层433。
212.如图4m所示，形成半导体层434，半导体层434覆盖掺杂缓冲层431、掺杂沟道层432和掺杂多晶硅层333，半导体层434包括与掺杂多晶硅层433相接触的部分，延伸进入所述沟道结构底部与掺杂沟道层432相接触的部分，以及延伸进入掺杂缓冲层431的部分。
213.如图4n所示，形成过渡层435，过渡层435进行刻蚀以形成源极触点开口，在所述源极触点开口内填充导电材料以形成源极触点437。
214.仍参考图4n，在形成源极触点437的同时，还可以对过渡层435和半导体层434进行刻蚀以形成外围触点开口，在所述外围触点开口内填充导电材料以形成外围触点438，其中外围触点438与外围接触件427的端部接触。
215.在本技术实施例中，外围触点与外围接触件连接，可以与第二半导体结构的外围电路实现电信号的传输；源极触点可以通过半导体层连接至掺杂沟道层。
216.仍参考图4n，还可以形成位于源极触点437和外围触点438以上，且与源极触点437和外围触点438电连接的互连层436，以实现焊盘引出。例如，在第一半导体结构和第二半导体结构之间传递电信号。
217.参考图5a和图5b，图5a和图5b为本技术实施例提供的存储装置的两种可选的剖面结构示意图。如图5a和图5b所示，第一半导体结构包括半导体层534、掺杂缓冲层531和叠层结构以及延伸穿过所述叠层结构的沟道结构；半导体层534包括延伸进入所述沟道结构底部与掺杂沟道层532相接触的部分，第一半导体结构还包括第一键合层528。第二半导体结
构包括第二衬底529、外围电路以及位于外围电路上的第二键合层530。通过第一半导体结构的第一键合层和第二半导体结构的第二键合层进行键合。
218.仍参考图5a和图5b，半导体层534上形成有过渡层535，在过渡层535内形成有源极触点537和外围触点538，还可以形成位于源极触点537和外围触点538以上，且与源极触点537和外围触点538电连接的互连层536，以实现焊盘引出。在本技术实施例中，外围触点538与外围接触件527连接，可以与第二半导体结构的外围电路实现电信号的传输；源极触点537可以通过半导体层534连接至掺杂沟道层532。
219.仍参考图5a，沿所述沟道结构的径向方向，半导体层534与掺杂沟道层532相接触的部分的宽度w1等于所述沟道结构的宽度。仍参考图5b，沿所述沟道结构的径向方向，半导体层534与掺杂沟道层532相接触的部分的宽度w2大于所述沟道结构的宽度。也就是说，在刻蚀去除沟道结构的末端的存储膜，以暴露出沟道结构的末端的沟道层的过程中，还可以沿沟道结构的径向方向，扩大开孔的宽度后，再填充形成半导体层。
220.参考图6a至图6g，图6a至图6g为本技术实施例提供的存储层和半导体层的七种可选的相对位置关系的局部剖面结构示意图。如图6a至图6g所示，半导体层634包括延伸进入所述沟道结构底部与掺杂沟道层相接触的部分，以及延伸进入掺杂缓冲层631的部分；沿沟道结构的轴向方向，半导体层634与存储膜615相接触部分的厚度大于或等于半导体层634与沟道层619相接触部分的厚度。在形成沟道孔后，依次形成阻挡层616、存储层617和隧穿层618。
221.如图6a、图6c和图6e中虚线方框所示，半导体层634与存储膜615直接接触面为平面，即，半导体层634与阻挡层616相接触部分的厚度与半导体层634与隧穿层618相接触部分的厚度相同。如图6b和图6f所示，半导体层634与存储膜615直接接触面为阶梯面，即，半导体层634与阻挡层616相接触部分的厚度与半导体层634与隧穿层618相接触部分的厚度不同，更具体而言，半导体层634与阻挡层616相接触部分的厚度小于半导体层634与隧穿层618相接触部分的厚度。如图6d和图6g所示，半导体层634与存储膜615直接接触面为阶梯面，即，半导体层634与阻挡层616相接触部分的厚度与半导体层634与隧穿层618相接触部分的厚度不同，更具体而言，半导体层634与阻挡层616相接触部分的厚度大于半导体层634与隧穿层618相接触部分的厚度。
222.仍参考图6a，存储层617可以与半导体层634直接相接触。仍参考图6b、图6c和图6d，存储层617也可以延伸进入半导体层634内。仍参考图6e、图6f和图6g，半导体层634也可以延伸进入存储层617内。
223.参考图7a和图7b，图7a为本技术实施例提供的管芯的局部俯视结构示意一，图7b为本技术实施例提供的管芯的局部俯视结构示意二。需要说明的是，图7a以管芯(die)包括8个存储平面为例进行说明，图7b以管芯(die)包括4个存储平面为例进行说明。如图7a和图7b所示，在本技术实施例中，管芯中至少包括电路区(第二半导体结构)和存储区(第一半导体结构)，其中，电路区用于形成有驱动电路、读/写电路以及控制电路等，存储区形成有存储单元串的存储阵列，存储区，即，第一半导体结构可以包括一个或多个存储平面739(plane)，每个存储平面739可以包括一个或多个存储块740(block)，而每个存储块740可以包括一个或多个指存储区741(finger)。通常地，为了使芯片的容量更大，通常在芯片的存储区中会设计多个存储平面，每个存储平面具有基本相同的容量，也就是具有基本相同数
量的存储单元。
224.本技术实施例还提供一种存储装置，所述存储装置包括：
225.第一半导体结构，所述第一半导体结构包括半导体层、掺杂缓冲层和栅极叠层结构以及延伸穿过所述栅极叠层结构的沟道结构，所述栅极叠层结构包括交替堆叠的层间绝缘层和栅极层；
226.所述半导体层覆盖所述沟道结构的末端和所述栅极叠层结构。
227.在本技术的一些实施例中，不同所述沟道结构的底部基本齐平。
228.在本技术的一些实施例中，所述掺杂缓冲层的材料包括掺杂多晶硅。
229.在本技术的一些实施例中，所述存储装置还包括：
230.与所述第一半导体结构键合的第二半导体结构，所述第二半导体结构包括外围电路。
231.在本技术的一些实施例中，所述存储装置还包括：
232.位于所述半导体层上的源极触点和外围触点；其中，所述外围触点与外围接触件的端部接触。
233.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述沟道层包括掺杂沟道层，所述掺杂沟道层与所述半导体层相接触。
234.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述半导体层包括延伸进入所述沟道结构底部与所述沟道层相接触的部分；沿所述沟道结构的径向方向，所述半导体层与所述沟道层相接触的部分的宽度大于所述沟道结构的宽度。
235.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述半导体层包括延伸进入所述沟道结构底部与所述沟道层相接触的部分；沿所述沟道结构的径向方向，所述半导体层与所述沟道层相接触的部分的宽度等于所述沟道结构的宽度。
236.在本技术的一些实施例中，所述沟道结构包括存储膜和沟道层；所述半导体层延伸进入所述沟道结构底部与所述存储膜和所述沟道层相接触；沿所述沟道结构的轴向方向，所述半导体层与所述存储膜相接触部分的厚度大于或等于所述半导体层与所述沟道层相接触部分的厚度。
237.在本技术的一些实施例中，所述存储膜沿所述沟道结构径向向内方向依次包括阻挡层、存储层和隧穿层；所述半导体层与所述阻挡层相接触部分的厚度和所述半导体层与所述接触层相接触部分的厚度相同或不同。
238.在本技术的一些实施例中，所述存储膜沿所述沟道结构径向向内方向依次包括阻挡层、存储层和隧穿层；所述存储层延伸进入所述半导体层内，或者所述半导体层延伸进入所述存储层内。
239.在本技术的一些实施例中，所述第一半导体结构包括至少一个存储平面，每个所述存储平面包括至少一个存储块，每个存储块包括至少一个指存储区。
240.本技术实施例提供了一种存储装置及其制造方法，所述方法包括：提供基底结构，所述基底结构包括：第一衬底以及位于所述第一衬底上的第一氧化层、第一缓冲层和叠层结构，所述叠层结构包括交替堆叠的层间绝缘层和栅极牺牲层；形成依次贯穿所述叠层结构和所述第一缓冲层的孔结构；在所述孔结构内所述第一缓冲层暴露的侧面外延形成第一外延层。本技术实施例提供的存储装置的制造方法中，刻蚀形成孔结构之后，在孔结构内第
一缓冲层暴露的侧面外延形成第一外延层，且第一外延层形成孔结构的底部，从而在无需通过刻蚀工艺控制孔结构的底部齐平的情况下，确保在垂直于第一衬底的方向上，不同孔结构的底部基本齐平，不仅能够极大地降低刻蚀工艺的难度，还能够提高孔结构的一致性。
241.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
242.以上所述仅为本技术的优选实施方式，并非因此限制本技术的专利范围，凡是在本技术的发明构思下，利用本技术说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本技术的专利保护范围内。