一种芯片封装电磁建模系统、方法和装置与流程

1.本发明属于芯片产品先进封装技术领域，尤其涉及一种芯片封装电磁建模系统、方法和装置。


背景技术：

2.随着人工智能、5g、数据中心的不断发展，海量数据的源源不断的产生，传统架构的中央处理器（cpu，central processing unit）已经不能满足hpc（高性能计算，high performance computing）的要求。以异构集成（heterogeneous integration）为代表的先进封装技术是后摩尔时代的一项先进技术，给实现更高的算力提供了可能。在fpga（现场可编程门阵列，field programmable gate array）、gpu（图形处理器，graphics processing unit）、cpu领域，异构集成技术被广泛采用，典型的例子包括amd（美国超威半导体公司，advanced micro devices）的fiji gpu和英伟达的pascal gpu，一个gpu通过硅转接板连接周围的四个hbm（高带宽存储器，high bandwidth memory）。
3.2.5d（2.5 dimensions）与3dic（三维集成电路，three dimensional integrated circuit）先进封装就是把原来需要封装基板进行芯片间互连的功能采用硅基版或者芯片堆叠通过tsv（硅通孔技术，through silicon via）来进行互连。2.5d与3dic其中最大的一个优势是异构集成中的异构，它实际上对应的是以前的单片集成。单片集成做成异构的最大的一个好处就是非常灵活，可以用不同的工艺节点实现混搭；另外一个好处就是直接连接两个靠近的die（晶片），布线密度做在硅载板上比在封装上可以大很多，芯片的尺寸可以做的很小，获得更好的信号性能和热性能等。
4.这对电磁场建模方案提出了新的挑战。现有的先进封装电磁场建模方案独立于芯片设计流程之外。在芯片设计完之后，通过数据交换提供给电磁场仿真工具，电磁场仿真工具对互连进行建模。这种方案需要频繁交换数据，费时费力。


技术实现要素：

5.本发明实施例的目的在于提供一种芯片封装电磁建模系统，旨在提高芯片设计和仿真模拟的数据交换的效率。
6.本发明实施例是这样实现的，一种芯片封装电磁建模系统，所述的芯片封装电磁建模系统包括设计模块和仿真模块：所述设计模块完成芯片布局，建构芯片封装并根据所述芯片封装的仿真结果优化改进所述芯片封装，得到合格芯片封装；所述仿真模块在所述设计模块的设计环境中对所述芯片封装进行仿真模拟，将所述仿真结果传递给所述设计模块。
7.本发明实施例的另一目的在于一种芯片封装电磁建模方法，所述的芯片封装电磁建模方法包括：获取芯片封装的设计参数，通过设计模块完成芯片布局并建构第一芯片封装；
在所述设计模块的设计环境中对所述第一芯片封装进行仿真模拟，得到仿真结果；根据所述仿真结果，优化改进所述芯片封装，并通过验证子模块的时域验证和物理验证，得到合格芯片封装。
8.本发明实施例的另一目的在于一种芯片封装电磁建模装置，所述芯片封装电磁建模装置包括设计模块和仿真模块：所述设计模块完成芯片布局，建构芯片封装并根据所述芯片封装的仿真结果优化改进所述芯片封装，得到合格芯片封装；所述仿真模块在所述设计模块的设计环境中对所述芯片封装进行仿真模拟，将所述仿真结果传递给所述设计模块。
9.本发明实施例提供的一种芯片封装电磁建模系统，通过在设计模块中进行仿真模拟，统一设计环境和仿真环境的数据，实现仿真工具和设计工具交互，避免了繁琐的数据交换过程，减少了人力和时间资源消耗；根据仿真结果优化芯片封装，提高芯片设置的合理性。
附图说明
10.图1为芯片封装电磁建模系统的结构图；图2为芯片封装的设计流程图；图3为电磁场仿真工具的三种模式；图4为2.5d硅中介板传输线走线的插入损耗图；图5为2.5d硅中介板传输线走线的回波损耗图；图6为2.5d硅中介板传输线走线的时域反射图；图7为2.5d硅中介板传输线走线的时域眼图；图8为芯片封装电磁建模方法的流程图；图9为建构第一芯片封装方法的流程图；图10为获得仿真结果方法的流程图；图11为验证得到合格芯片封装方法的流程图。
具体实施方式
11.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
12.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但除非特别说明，这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一xx脚本称为第二xx脚本，且类似地，可将第二xx脚本称为第一xx脚本。
13.在一个实施例中，如图1所示，提出一种芯片封装电磁建模系统，所述的芯片封装电磁建模系统包括设计模块和仿真模块：所述设计模块完成芯片布局，建构芯片封装并根据所述芯片封装的仿真结果优化
改进所述芯片封装，得到合格芯片封装；所述仿真模块在所述设计模块的设计环境中对所述芯片封装进行仿真模拟，将所述仿真结果传递给所述设计模块。
14.在本发明中，设计模块为2.5d/3dic封装设计环境，用于芯片上多个die之间的互连，包括硅基板连线和tsv孔。仿真模块为电磁场互连模型提取环境，包括版图叠层材料设置，mbump识别（微凸块，micro bump），物理走线识别；根据走线创建端口，设置电磁场仿真环境进行电磁场仿真。设计环境和仿真环境的结合，直接在设计环境中运行仿真，仿真结果在设计环境中直接查看。
15.在本发明中，芯片封装电磁建模系统将设计和仿真环境统一，实现仿真工具和设计工具交互，避免了繁琐的数据交换过程。而传统的先进封装电磁场建模存在跨领域设计和仿真协同问题，数据在不同环境下的交互可能产生的错误。本发明结合设计工具和仿真工具，通过集成将仿真和设计集成在一个平台，可以方便的在设计环境嵌入设计方案探索，设计方案验证和最终签收的仿真分析流程，极大的减少了人力和时间资源消耗。
16.如图2和图3所示，在一个实施例中，所述设计模块包括速度设计子模块；所述速度设计子模块对芯片互连的三维结构进行简化，采用预设的传输走线模板建构第一芯片封装；所述仿真模块开启电磁场简化模式，在设计环境中对所述第一芯片封装进行仿真模拟，得到第一仿真参数；所述速度设计子模块根据所述第一仿真参数调整所述第一芯片封装，得到第二芯片封装。
17.在本发明中，仿真模块中的仿真程序按照设计分成多个仿真阶段；每个仿真阶段的仿真程序运行结束后产生一个阶段性的仿真结果，用户可以在各个阶段根据仿真结果确定设计的优劣，并根据结果进行设计更改，再进行仿真确认。仿真阶段有三个：设计方案探索阶段、设计方案实施阶段、设计方案完成阶段和最终签核阶段。
18.其中，在本实施例中，速度设计子模块和仿真模块实施设计方案探索阶段。在设计方案探索阶段，速度设计子模块和仿真模块采用速度模式，用于快速仿真确定最优方案和最优参数，并将参数传递给设计环境，再在设计环境中进行优化调整。
19.在本发明中，速度模式对互连三维结构进行一些必要的简化，并采用一些3维电磁场改进处理，以保证一定精度的前提下尽可能提高速度，满足设计方案探索阶段对时间的要求。简化芯片互连的三维结构包括以下三点：1、忽略金属平面上的小孔。忽略平面上的小孔不会对精度造成大的损失，但设计和仿真速度会极大提高。
20.2、合并地过孔。在提取信号模型的时候，过多的地过孔会大大降低仿真效率，智能合并离信号线远处的地过孔，可以避免精度损失并提高仿真效率。
21.3、去除悬浮的地网络。在剪切设计时，可能会有悬浮地网络，基本不会引起精度差别但是会影响效率。
22.电磁场简化模式为简化电磁场，进而提高仿真求解的效率。简化电磁场的方法可以是磁流加速技术。磁流加速对求解单元进行多级拆分，是一种有效加快参数求解速度的方法。
circuit emphasis）。
30.如图4~图6所示，在实际验证案例中，2.5d硅中介板的传输线走线通过探索和模型验证，设计实施走线宽度为3um，传输线的长度为4000um左右，传输线的直流电阻值约为30ohm。通过最终模型签核，反映在频域s参数时dc点的il在-2.4db左右，tdr（时域反射技术，time domain reflectometry）的最终稳定值在80ohm左右，符合理论计算值。
31.其中，图4的il表示，插入损耗，insertion loss；图5的rl表示回波损耗，return loss；图4和图5的横轴为频率，单位为ghz，纵轴为幅值，单位为db。
32.如图7所示，时域眼满足hbm2（高带宽存储器，high bandwidth memory）信号的眼高眼宽要求，符合验证要求。图7的横轴为时间，单位为ns，纵轴为电压，单位为v。
33.在一个实施例中，如图8所示，提出了一种芯片封装电磁建模方法，所述的芯片封装电磁建模方法包括：步骤s202，获取芯片封装的设计参数，通过设计模块完成芯片布局并建构第一芯片封装。
34.步骤s204，在所述设计模块的设计环境中对所述第一芯片封装进行仿真模拟，得到仿真结果。
35.步骤s206，根据所述仿真结果，优化改进所述芯片封装，并通过验证子模块的时域验证和物理验证，得到合格芯片封装。
36.在本发明中，将设计和仿真环境统一，避免了繁琐的数据交换过程，以及由于数据在不同环境下的交互可能产生的错误，减少了人力和时间资源消耗。
37.在一个实施例中，如图9所示，建构所述第一芯片封装的方法步骤s202具体可以包括步骤s302~s306：步骤s302，获取所述第一芯片封装的设计参数，实现芯片布局。
38.步骤s304，通过速度设计子模块对芯片互连的三维结构进行简化。
39.步骤s306，采用预设的传输走线模板布置走线，得到所述第一芯片封装。
40.在本发明中，布局方案完成后，可以根据布局的互连长度，对布线方案进行研究，探索那种方案更满足需求。根据前期走线方案评估，确定好走线方案后，将互连参数导入设计模块，设计模块根据走线方案参数进行自动布线。
41.在一个实施例中，如图10所示，所述仿真结果包括第一仿真参数、第二仿真参数和第三仿真参数，通过仿真得到所述仿真结果的方法步骤s204具体还可以包括步骤s402~s412：步骤s402，开启电磁场简化模式，在设计环境中对所述第一芯片封装进行仿真模拟，得到所述第一仿真参数。
42.步骤s404，根据所述第一仿真参数调整所述第一芯片封装，得到第二芯片封装。
43.步骤s406，关闭电磁场简化模式，在设计环境中对所述第二芯片封装进行仿真模拟，得到所述第二仿真参数。
44.步骤s408，根据所述第二仿真参数调整所述第二芯片封装，得到第三芯片封装。
45.步骤s410，取消芯片互连的结构简化，细化所述第三芯片封装的芯片走线布局，得到第四芯片封装。
46.步骤s412，关闭电磁场简化模式，在设计环境中对所述第四芯片封装进行仿真模
拟，得到所述第三仿真参数。
47.在本发明中，根据自动布线结果，均衡设计子模块和仿真模块采用均衡模式直接从布线工具启动仿真分析，根据第二仿真参数判断是否满足要求。不满足要求的走线直接在设计模块里调整，再直接启动仿真模块分析调整后的结果，直到结果满足要求，即得到第三芯片封装。
48.在本发明中，精确设计子模块和仿真模块采用精确模式，取消芯片互连的结构简化，细化所述第三芯片封装的芯片走线布局，进而得到第四芯片封装；关闭磁流加速，对第四芯片封装进行仿真模拟，得到第三仿真参数。
49.在一个实施例中，如图11所示，通过验证子模块的验证得到所述合格芯片封装的方法步骤s206具体可以包括步骤s502~s508：步骤s502，根据所述第三仿真参数判断所述第四芯片封装是否符合要求；若不符合要求，重新调整芯片走线布局；若符合要求，即得到所述第四芯片封装。
50.步骤s504，获取所述第四芯片封装的走线，判断走线是否满足要求；若满足走线要求，通过仿真模块调用所述第四芯片封装进行电磁场建模。
51.步骤s506，所述验证子模块将模型结果传递给时域spice仿真工具进行时域波形的验证，判断时域眼图是否符合要求。
52.步骤s508，若满足时域眼图的判定要求，所述验证子模块进一步对所述第四芯片封装做物理验证，判断所述第四芯片封装是否合格；若合格，所述第四芯片封装即为所述合格芯片封装。
53.在本发明中，走线最终满足互连要求后，可以用仿真工具看下在此互连模型情况下的时域眼图结果。仿真验证完成，互连走线在设计工具里完成物理验证。
54.如图1所示，在一个实施例中，提供了一种芯片封装电磁建模装置，所述芯片封装电磁建模装置包括设计模块和仿真模块：所述设计模块完成芯片布局，建构芯片封装并根据所述芯片封装的仿真结果优化改进所述芯片封装，得到合格芯片封装；所述仿真模块在所述设计模块的设计环境中对所述芯片封装进行仿真模拟，将所述仿真结果传递给所述设计模块。
55.应该理解的是，虽然本发明各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
56.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（rom）、可编程rom（prom）、电可编
程rom（eprom）、电可擦除可编程rom（eeprom）或闪存。易失性存储器可包括随机存取存储器（ram）或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram（sram）、动态ram（dram）、同步dram（sdram）、双数据率sdram（ddrsdram）、增强型sdram（esdram）、同步链路（synchlink） dram（sldram）、存储器总线（rambus）直接ram（rdram）、直接存储器总线动态ram（drdram）、以及存储器总线动态ram（rdram）等。
57.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
58.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
59.以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。