脉冲宽度减小的脉冲宽度调制器的制作方法

1.本公开涉及集成电路，并且更具体地，涉及具有脉冲宽度调制器的集成电路。


背景技术：

2.脉冲宽度调制器用于产生可变宽度的脉冲。为此，数据脉冲的上升沿相比下降沿上的延迟被延迟不同的量。为了实现这一点，锁相环可用于从时钟信号产生相位信号，该时钟信号可用于精确地延迟数据沿。通过控制正、负沿上的延迟，可以实现脉冲宽度调制。
3.在某些情况下，希望在脉冲宽度调制器的输出处具有非常小的脉冲宽度。脉冲的宽度可能需要是单个单位步长的大小，其中单位步长是时钟信号的周期除以从时钟信号产生的相位信号的数目。这可能很难实现。


技术实现要素：

4.根据本发明的原理的脉冲宽度调制器能够提供宽度非常小的脉冲。脉冲宽度调制器包括多路复用器，多路复用器包括多个级。多路复用器被设计为使得最终输出级与前面的级相比具有非常小的延迟。前面的级总体上具有大的延迟，但它们是平衡的，因此它们的输出信号以相同的延迟到达最终级。脉冲宽度调制器可以输出宽度小到最终多路复用级的极小延迟的脉冲。
5.脉冲宽度调制器从时钟信号产生n个相位信号。每个相位信号具有与时钟信号相同的周期t，但从时钟信号延迟从0个单位步长到n-1个单位步长的相应数量的单位步长，其中单位步长具有等于t/n的值。当脉冲宽度调制器接收到数据信号时，脉冲宽度调制器产生n个数据延迟信号，每个数据延迟信号对应于相位信号中的一个。每个数据延迟信号与数据信号匹配，但延迟与相关联的相位信号对应的数量的单位步长。在一个实施例中，每个数据延迟信号被延迟单位步长加上一个时钟周期。
6.数据延迟信号的一半由多路复用器的第一子级接收。数据延迟信号的另一半由多路复用器的第二子级接收。第一子级和第二子级对应于多路复用器的第一级。每个子级向最终级提供数据延迟信号之一。第一子级和第二子级具有相同的延迟。最终子级输出具有基于第一级的输出的上升沿和下降沿的宽度的脉冲。最终级具有小于单个单位步长的延迟。这使得多路复用器能够输出宽度等于单个单位步长的脉冲。
附图说明
7.现在仅以示例的方式参考附图。在附图中，相同的参考标号标识相似的元件或动作。然而，在一些附图中，可以使用不同的参考数字来指示相同或相似的元件。图中元件的尺寸和相对位置不一定按比例绘制。例如，各种元件和角度的形状不一定按比例绘制，这些元件中的一些可以放大和定位以提高图的易读性。
8.图1a是根据一个实施例的脉冲宽度调制器的框图。
9.图1b是根据一个实施例的图1a的脉冲宽度调制器的多路复用器的示意图。
10.图2a是根据一个实施例的脉冲宽度调制器的示意图。
11.图2b是根据一个实施例的图2a的脉冲宽度调制器的多路复用器的示意图。
12.图2c是根据一个实施例的图2a的脉冲宽度调制器的选择逻辑的示意图。
13.图2d是根据一个实施例的与图2a的脉冲宽度调制器相关联的信号的时序图。
14.图3是根据一个实施例的用于生成数据脉冲的方法的流程图。
具体实施方式
15.在下面的描述中，为了提供对所公开的各种实施例的透彻理解，阐述了某些特定细节。然而，相关领域的技术人员将认识到，可以在没有这些特定细节中的一个或多个的情况下，或者使用其他方法、部件、材料等来实践实施例。
16.除非上下文另有要求，在所附说明书和权利要求书中，“包括”一词及其变体，例如“包含”，应以开放、包容的意义解释，即“包括但不限于。”此外，术语“第一”、“第二”和类似的顺序指示符应被解释为可互换，除非上下文明确另有规定。
17.在本说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在整个说明书的各个地方的出现不一定都指同一实施例。此外，在一个或多个实施例中，特定特征、结构或特性可以以任何合适的方式组合。
18.如在本说明书和所附权利要求书中使用的，单数形式“一”、“一个”和“该”包括复数指代物，除非内容另有明确规定。还应当指出，“或”一词一般以其最广泛的含义使用，即表示“和/或”，除非内容另有明确规定。
19.图1a是根据一个实施例的脉冲宽度调制器100的框图。脉冲宽度调制器100被配置为接收输入数据信号(data in)并生成输出数据信号(data out)。输出数据信号是具有表示输入数据信号的值的宽度的脉冲。如下面更详细地阐述的，脉冲宽度调制器100能够生成具有非常小脉冲宽度的数据输出脉冲。
20.脉冲宽度调制器100包括锁相环102。锁相环102接收时钟信号clk。时钟信号clk具有频率f和周期t。时钟信号clk可以包括具有上升沿和下降沿的方波形式。
21.脉冲宽度调制器100接收时钟信号clk并产生n个相位信号p0–
p
n-1
，其中n是整数。每个相位信号具有时钟信号clk的相同形式、频率和周期。因此，相位信号在形式和功能上可以被认为是时钟信号。每个相位信号从时钟信号延迟整数个单位步长。单个单位步长的值为t/n。相位信号p0被延迟0个单位步长，因此与时钟信号clk相比没有延迟。相位信号p1从时钟信号延迟一个单位步长。相位信号p2从时钟信号延迟两个单位步长。最后的相位信号p
n-1
从时钟信号延迟n-1个单位步长。作为说明性示例，相位信号p1被延迟单个单位步长。这意味着相位信号p1的上升沿从时钟信号clk的上升沿延迟一个单位步长，或者延迟等于t/n的时间长度。
22.脉冲宽度调制器100包括数据延迟发生器104。数据延迟发生器104耦合到锁相环102。数据延迟发生器104从锁相环102接收相位信号p0–
p
n-1
中的每一个。数据延迟发生器104还接收数据输入信号。数据输入信号指示已经接收到数据，并且脉冲宽度调制器100应该生成与已经接收到的数据信号的值和相位选择信号ps
《k:0》
的值相对应的输出脉冲，如下文将更详细地描述。在一个实施例中，data in可以简单地是已经接收到数据的指示符。脉
冲宽度调制器可以单独接收实际数据值。
23.数据延迟发生器104生成n个数据延迟信号d
0-d
n-1
。每个数据延迟信号d
0-d
n-1
与相应的相位信号相关联。数据延迟信号d0与相位信号p0相关联。数据延迟信号d1与相位信号p1相关联。数据延迟信号d
n-1
与相位信号p
n-1
相关联。
24.数据延迟发生器104输出具有基于时钟信号clk、相位信号和数据输入信号的定时的数据延迟信号。具体地，当数据延迟发生器104接收到与时钟信号的上升沿同步的数据输入信号时，数据延迟发生器在时钟信号clk的下一个上升沿开始输出数据延迟信号。每个数据延迟信号具有从时钟信号的上升沿延迟与数据延迟信号相关联的相位信号的延迟值的上升沿。例如，当接收到数据输入信号时，在时钟信号的下一个上升沿，数据延迟发生器将输出数据延迟信号d0。数据延迟信号d0的上升沿与时钟信号clk的上升沿一致，因为与数据延迟信号d0相关联的相位信号p0与时钟信号clk同步。数据延迟信号d1的上升沿从时钟信号的上升沿延迟一个单位步长，因为与数据延迟信号d1相关联的相位信号p1从时钟信号延迟一个单位步长。数据延迟信号d
n-1
的上升沿从时钟信号的上升沿延迟n-1个单位步长，因为相关联的相位信号p
n-1
从时钟信号延迟n-1个单位步长。
25.脉冲宽度调制器100包括多路复用器106。多路复用器106耦合到数据延迟发生器104。具体地，多路复用器106从数据延迟发生器104接收数据延迟信号d
0-d
n-1
中的每一个。多路复用器106输出具有对应于与数据输入信号相关联的数据的值的宽度的数据输出脉冲。
26.多路复用器106接收相位选择信号ps
《k:0》
，或由图1a中未示出的选择逻辑从相位选择信号生成的各种选择信号。相位选择信号ps
《k:0》
是选择或控制来自多路复用器106的输出数据脉冲的宽度的数据信号。相位选择信号具有k 1位，其中k＝log2(n)-1。相位选择信号包括信息，该信息使多路复用器选择将提供在多路复用器的输出处的输入数据延迟信号。以这种方式，相位选择信号ps
《k:0》
控制输出数据脉冲的宽度。
27.在一个实施例中，数据输入信号的上升沿和下降沿被延迟由相位选择信号ps
《k:0》
在该沿处的十进制等效值所表示的量。因此，通过改变数据输入的上升沿和下降沿处的延迟，可以调制输出脉冲宽度。
28.传统的多路复用器可能不能输出具有对应于单个单位步长的宽度的数据输出脉冲。这是因为与多路复用器相关联的内部延迟可能大于单个单位步长。在传统的多路复用器中，其结果是输出脉冲的最小宽度等于多路复用器的总延迟，比单个单位步长。
29.脉冲宽度调制器100通过提供多路复用器106克服了传统脉冲宽度调制器的缺点，该多路复用器106对于所有数据路径具有相同的延迟并且具有延迟小于单个单位步长的最终级。脉冲宽度调制器100的多路复用器106包括高延迟级108和低延迟级110。高延迟级108彼此并行，并且从数据延迟发生器104共同接收所有数据延迟信号d
0-d
n-1
。
30.在一个示例中，高延迟级108包括第一高延迟级和第二高延迟级。第一高延迟级接收数据延迟信号的一半。第二高延迟级接收数据延迟信号的另一半。第一高延迟级和第二高延迟级彼此并行并且彼此相同。这意味着高延迟级108的第一高延迟级和第二高延迟级具有相同的延迟。第一高延迟级输出第一中点信号。第二高延迟级输出第二中点信号。第一中点信号和第二中点信号对应于由高延迟级输出的相应数据延迟信号。
31.低延迟级110接收第一中点信号和第二中点信号。在一个示例中，第一中点信号控
制数据输出信号的上升沿，第二中点信号控制数据输出信号的下降沿。然而，根据特定情况，中点信号中的任一个可以控制数据输出信号的任一沿。低延迟级具有小于单个单位步长的延迟。低延迟级110输出具有小于单个单位步长的延迟的数据脉冲，并且因此如果数据值要求这样的小脉冲，则能够输出具有单个单位步长宽度的数据脉冲。
32.图1b是根据一个实施例的图1a的多路复用器106的示意图。多路复用器106包括第一高延迟级108a和第二高延迟级108b。第一高延迟级108a接收数据信号d
0-d
n/2-1
。第二高延迟级108b接收数据延迟信号d
n/2
–dn-1
。因此，第一高延迟级和第二高延迟级中的每一个接收数据延迟信号的一半。
33.第一高延迟级108a接收选择信号s
1《k-1:0》
。选择信号s
1《k-1:0》
确定将从高延迟多路复用器108a输出的数据延迟信号。在图1b的示例中，选择信号s
1《k-1:0》
被锁存到相位信号p
3n/4
。这意味着第一高延迟级108a可以在相位信号p
3n/4
的下一个上升沿之后输出数据延迟信号。选择信号s
1《k-1:0》
具有k位，因为它可以从n/2个可能的数据延迟信号中选择。
34.第二高延迟级108b接收选择信号s
2《k-1:0》
。选择信号s
2《k-1:0》
确定将从高延迟级108b输出的数据延迟信号。在图1b的示例中，选择信号s
2《3:0》
锁存到相位信号p
n/4
。这意味着第二高延迟级108b可以在相位信号p
n/4
的下一个上升沿之后输出数据延迟信号。
35.低延迟级110接收来自第一高延迟级108a和第二高延迟级108b的中点信号。低延迟级110输出具有表示与数据输入信号相关联的数据值的宽度的数据输出脉冲。低延迟级110接收选择信号s3’
。选择信号s3’
是具有多路复用器的附加延迟的生成信号s3。选择信号s3被锁存到相位信号p
n-1
。数据的上升沿和下降沿可以根据s3’
的极性由第一中点信号或第二中点信号触发。
36.图2a是根据一个实施例的脉冲宽度调制器100的框图。脉冲宽度调制器100包括锁相环102。锁相环102接收时钟信号并产生32个相位信号p
0-p
31
，基本上如关于图1的锁相环102所述。在图2a的示例中，n＝32。第一相位信号p0相对于时钟信号clk没有延迟。第二相位信号p1从时钟信号clk延迟一个单位步长或时钟信号周期t的1/32。相位信号p
31
从时钟信号clk延迟31个单位步长，或时钟信号clk的周期t的31/32。
37.脉冲宽度调制器100包括数据延迟发生器104。数据延迟发生器104生成32个数据延迟信号d
0-d
31
。每个数据延迟信号d
0-d
31
与相应的相位信号相关联，基本上如关于图1a所述。数据延迟发生器104还接收数据输入信号(data in)。数据输入信号指示已经接收到数据，并且脉冲宽度调制器100应该生成与已经接收到的数据信号的值相对应的输出脉冲。相位选择信号ps
《4:0》
确定将在data in沿处添加的延迟量，如下文将更详细地描述。数据输入信号和ps
《4:0》
都与时钟信号clk的上升沿同步。虽然图2a示出了由多路复用器102接收的相位选择信号ps
《4:0》
，但实际上，相位选择信号可以由选择逻辑150接收，选择逻辑150基于相位选择信号ps
《4:0》
产生选择信号s
1《3:0》
、s
2《3:0》
和s3。
38.数据延迟发生器104输出具有基于时钟信号clk、相位信号和数据输入信号的定时的数据延迟信号。具体地，当数据延迟发生器104接收到数据输入信号时，数据延迟发生器在时钟信号clk的下一个上升沿开始输出数据延迟信号。每个数据延迟信号具有从时钟信号的上升沿延迟与数据延迟信号相关联的相位信号的延迟值的上升沿。例如，当接收到数据输入信号时，在时钟信号的下一个上升沿，数据延迟发生器将输出数据延迟信号d0。数据延迟信号d0的上升沿与时钟信号clk的上升沿一致，因为与数据延迟信号d0相关联的相位信
号p0与时钟信号clk同步。数据延迟信号d1的上升沿从时钟信号的上升沿延迟一个单位步长，因为与数据延迟信号d1相关联的相位信号p1从时钟信号延迟一个单位步长。数据延迟信号d
31
的上升沿从时钟信号的上升沿延迟31个单位步长，因为相关联的相位信号p
31
从时钟信号延迟31个单位步长。
39.数据延迟电路104包括多个触发器。第一触发器118在数据输入端子上接收数据输入信号。触发器118在时钟输入端子上接收相位信号p
16
。触发器120、触发器121、触发器122和触发器123各自在其数据输入端子上接收触发器118的输出。触发器120接收相位信号p0作为时钟信号，并产生相应的数据延迟信号d0。触发器121接收相位信号p1作为时钟信号，并生成相应的数据延迟信号d1。触发器122接收相位信号p2作为时钟信号，并输出相应的数据延迟信号d2。触发器123接收相位信号p3作为时钟信号，并输出相应的数据延迟信号d3。
40.触发器124、125、126和127分别在数据输入端子上接收触发器120、121、122和123的输出。触发器124、125、126和127分别接收相位信号p
4-7
作为时钟信号，并分别输出相应的数据延迟信号d
4-7
。触发器138、139、140和141分别接收相位信号p
28-p
31
作为时钟信号，并分别输出数据延迟信号d
28-d
31
。
41.与数据延迟信号d
8-d
27
相关联的触发器未在图2a中示出，但它们存在于电路中，并且它们的功能可以根据图2a所示的触发器来理解。尽管图2a中未示出，但与相位信号p8、p
12
、p
16
、p
20
和p
24
相关联的触发器串联连接在触发器124和138之间，并将相应的数据信号d8、d
12
、d
16
、d
20
和d
24
输出到多路复用器106。尽管图2a中未示出，但与相位信号p9、p
13
、p
17
、p
21
和p
25
相关联的触发器串联连接在触发器125和139之间，并将相应的数据信号d9、d
13
、d
17
、d
21
和d
25
输出到多路复用器106。尽管图2a中未示出，但与相位信号p
10
、p
14
、p
18
、p
22
和p
26
相关联的触发器串联连接在触发器126和140之间，并将相应的数据信号d
10
、d
14
、d
18
、d
22
和d
26
输出到多路复用器106。尽管图2a中未示出，但与相位信号p
11
、p
15
、p
19
、p
23
和p
27
相关联的触发器串联连接在触发器127和141之间，并将相应的数据信号d
11
、d
15
、d
19
、d
23
和d
27
输出到多路复用器106。在上面的上下文中，“串联”连接的触发器意味着一个触发器的数据输出端子连接到下一个触发器的数据输入端子，尽管它们具有不同的时钟输入。多路复用器106接收所有数据延迟信号d
0-d
31
。
42.图2b是根据一个实施例的图2a的多路复用器106的示意图。多路复用器106包括第一高延迟级108a和第二高延迟级108b。第一高延迟级108a接收数据信号d
0-d
15
。第二高延迟级108b接收数据延迟信号d
16-d
31
。因此，第一高延迟级和第二高延迟级中的每一个接收数据延迟信号的一半。
43.第一高延迟级108a接收选择信号s
1《3:0》
。选择信号s
1《3:0》
是四位输入信号s
1《3:0》
。选择信号s
1《3:0》
确定将从高延迟多路复用器108a输出的数据延迟信号。在图2b的示例中，选择信号s
1《3:0》
被锁存到相位信号p
24
，因为此时第一高延迟级108a的所有输入都在相同的值上，因此当s
1《3:0》
切换时不会发生毛刺。这意味着第一高延迟级108a可以在相位信号p
24
的下一个上升沿之后输出数据延迟信号。通常，将选择信号s
1《3:0》
锁存到与由第二高延迟级108b接收的数据信号组相关联的相位信号是有益的。在一个实施例中，将选择信号s
1《3:0》
锁存到相位信号p
3n/4
，或者在n＝32，p
24
的情况下，将选择信号s
1《3:0》
锁存到相位信号p
3n/4
是特别有益的。
44.第二高延迟级108b接收选择信号s
2《3:0》
。选择信号s
2《3:0》
是四位输入信号s
2《3:0》
。选
择信号s
2《3:0》
确定将从高延迟级108b输出的数据延迟信号。在图1b的示例中，选择信号s
2《3:0》
被锁存到相位信号p8，因为此时第二高延迟级108b的所有输入都在相同的值上，因此当s
2《3:0》
切换时不会发生毛刺。这意味着第二高延迟级108b可以在相位信号p8的下一个上升沿之后输出数据延迟信号。通常，将选择信号s
2《3:0》
锁存到与由第一高延迟级108a接收的数据信号组相关联的相位信号是有益的。在一个实施例中，将选择信号s
2《3:0》
锁存到相位信号p
n/4
，或者在n＝32，p8的情况下，将选择信号s
2《3:0》
锁存到相位信号p
n/4
是特别有益的。
45.第一高延迟级108a输出中点信号mu。mu对应于s
1《3:0》
选择的数据延迟信号。第二高延迟级108b输出中点信号m
l
。m
l
对应于s
2《3:0》
选择的数据延迟信号。
46.低延迟级110从第一高延迟级108a和第二高延迟级108b接收中点信号mu、m
l
。低延迟级110输出具有表示与数据输入信号相关联的数据值的宽度的数据输出脉冲。低延迟级110接收选择信号s3’
。选择信号s3’
被锁存到相位信号p
31
。数据输出脉冲的上升沿可以由第一高延迟级108a输出的中点信号mu的沿或中点信号m
l
的沿触发。数据输出脉冲的下降沿可以由第二高延迟级108b输出的中点信号m
l
的沿或第一高延迟级108a输出的中点信号mu的沿触发。
47.图2c是根据一个实施例的选择逻辑150的框图。选择逻辑150产生选择信号s
1《3:0》
、s
2《3:0》
和s3。触发器152接收数据输入端子上的相位选择信号ps
《3:0》
和时钟输入端子上的相位信号p
24
，并输出选择信号s
1《3:0》
。虽然在图2c中示出了信号触发器152，但实际上有四个触发器152，每个触发器在数据输入端子接收相位选择信号ps
《3:0》
的相应位，在时钟输入端子接收相位信号p
24
的相应位。选择信号s
1《3:0》
是四位信号，每个位由四个触发器152中的一个提供。
48.第二触发器154接收数据输入端子上的选择信号s
1《3:0》
和时钟输入端子上的相位信号p8，并输出选择信号s
2《3:0》
。虽然在图2c中示出了信号触发器154，但实际上有四个触发器154，每个触发器在数据输入端子接收选择信号s
1《3:0》
的相应位，在时钟输入端子接收相位信号p8的相应位。选择信号s
2《3:0》
是四位信号，每个位由四个触发器152中的一个提供。
49.第三触发器156接收数据输入端子上的相位选择信号ps
《4》
和时钟输入端子上的相位信号p
31
，并输出选择信号s3。因此，第三触发器在p
31
的上升沿处采样ps
《4》
，并输出选择信号s3。选择信号s3’
是通过将延迟值加到s3而从s3产生的，这将在下面更详细地说明。
50.相位选择信号ps
《3:0》
和ps
《4》
表示用于产生数据输出脉冲的数据延迟信号。选择信号s
1《3:0》
、s
2《3:0》
和s3被提供给多路复用器106。
51.图2d是根据一个实施例的与图2a至图2c的脉冲宽度调制器100相关联的信号的时序图的示例。图2b示出了相位信号p0、相位信号p
16
和相位信号p
31
。相位信号p0与时钟信号clk对齐。相位信号p
16
从相位信号p0偏移16个单位步长。相位信号p
16
的上升沿发生在相位信号p0的下降沿。相位信号p
31
比相位信号p0延迟31个单位步长。因此，相位信号p
31
的上升沿在相位信号p0的上升沿之后31个单位步长出现。图2d还以虚线示出了相位信号p8和p
24
的上升沿的位置。
52.图2d示出了在相位信号p0(也是时钟信号clk)的上升沿稍后接收数据输入信号(data in)。相位选择信号ps
《4:0》
在数据输入信号的上升沿和下降沿处具有转换(transition)。选择信号s
1《3:0》
被锁存到相位信号p
24
，因此在p
24
的上升沿上具有转换。选择信号s
2《3:0》
被锁存到相位信号p8，因此在p8的上升沿上具有转换。
53.相位选择信号ps
《4:0》
最初具有相当于31的二进制值。这意味着数据输出信号的上升沿应该从数据输入信号延迟31个单位步长，外加一个时钟周期。选择逻辑150解压缩相位选择信号ps
《4:0》
并产生选择信号s
1《3:0》
。具有等效于十进制值31的二进制值的相位选择信号ps
《4:0》
产生具有等效于十进制值15的二进制值的选择信号s
1《3:0》
。选择信号s
1《3:0》
在相位信号p
24
的上升沿上取值15。在数据输入信号的下降沿，相位选择信号ps
《4:0》
具有等效于0的二进制值。在s
1《3:0》
取值15之后，通过在相位信号p8的上升沿对s
1《3:0》
进行采样来生成选择信号s
2《3:0》
。因此，s
2《3:0》
在p8的上升沿处呈现相当于15的二进制值。
54.数据延迟信号d
31
在数据输入信号data in最初变为高电平之后变为高电平31个单位步长加一个时钟周期。值为15的选择信号s
2《3:0》
使第二高延迟多路复用器级108b选择数据延迟信号d
31
作为输出。d
31
的上升沿使mu在延迟t1之后从低转换到高，其中t1是第二高延迟多路复用器级108b的相对高的内部延迟。
55.s
1《3:0》
从15过渡到0，因为s
1《3:0》
选择逻辑(触发器152)在p
24
的下一个上升沿采样ps
《3:0》
。在s
1《3:0》
为值0的情况下，第一高延迟多路复用器级108a选择在输出处提供的数据延迟信号d0。在这个转换点d0的值是高的，所以m
l
的值最初显示为高。d0的下降沿使得m
l
在延迟t1之后从高转变到低，其中t1是第一高延迟级108a的相对高的内部延迟。第一高延迟多路复用器级108a和第二高延迟多路复用器级108b具有相同的内部延迟t1。
56.选择信号s3’
控制低延迟多路复用器级108c。选择信号s3’
基于选择信号s3。选择信号s3是通过在p
31
的上升沿对ps
《4:0》
进行采样而被产生的。这导致s3在p
31
的第一个上升沿变高。s3’
等效于s3加上多路复用器102的整个延迟。多路复用器102的延迟等效于t1 t2。因此，在延迟t1 t2之后，s3’
在p
31
的上升沿变高。这种延迟的一个目的是确保s3’
的下降沿将发生在mu的上升沿和m
l
的下降沿之间。s3’
的下降沿发生在mu的上升沿和m
l
的下降沿之间。
57.在s3’
时，低延迟多路复用器级选择低延迟多路复用器级108b的输出mu。mu的上升沿使data out(数据输出)在延迟t2之后变高，其中t2是低延迟多路复用器级108c的内部延迟。在mu的上升沿之后不久，s3’
变低，导致低延迟多路复用器级108c选择高延迟多路复用器级108a的输出m
l
。m
l
最初是高的，所以data out一直保持高，直到m
l
的下降沿。m
l
的下降沿导致data out在延迟t2之后变低。输出数据脉冲的宽度为单个单位步长。这是可能的，部分原因是t2小于一个单位步长。
58.如图2d所示，高延迟多路复用器级108a和108b的延迟t1远大于单个单位步长。然而，多路复用器106的低延迟多路复用器级110的延迟t2远小于单个单位步长。由于高延迟多路复用器级108a和108b具有相同的延迟t1，并且低延迟最终多路复用器级具有小于单个单位步长的延迟t2，因此多路复用器106能够输出具有单个单位步长宽度的数据脉冲。
59.多路复用器102能够输出宽度与1至32之间的任意数量的单位步长相对应的数据输出脉冲。相位选择信号ps
《4:0》
的值决定输出数据脉冲的宽度。在不脱离本公开的范围的情况下，根据本公开的原理可以使用许多其它信号方案。
60.图3是根据一个实施例的用于操作脉冲宽度调制器的方法300的流程图。在302处，方法300包括利用锁相环接收时钟信号。在304处，方法300包括利用锁相环产生n个相位信号，每个相位信号彼此具有不同的相位并且具有与时钟信号相同的周期t。在306处，方法300包括利用数据延迟发生器接收数据输入信号和相位信号。在308处，方法300包括利用数据延迟发生器生成n个数据延迟信号，每个数据延迟信号对应于数据输入信号并根据相位
信号中的相应一个相位信号进行延迟。在310处，方法300包括利用第一多路复用器级接收数据延迟信号的第一一半。在312处，方法300包括利用具有与第一多路复用器级相同的内部延迟的第二多路复用器级接收数据延迟信号的第二一半。在314处，方法300包括利用第三多路复用器级产生具有基于第一多路复用器级的输出和第二多路复用器级的输出的宽度的数据输出脉冲。
61.在一个实施例中，脉冲宽度调制器包括锁相环和数据延迟发生器，锁相环被配置为接收时钟信号并输出n个相位信号，数据延迟发生器被配置为接收相位信号和数据输入信号并输出n个数据延迟信号，每个数据延迟信号对应于数据输入信号并根据相位信号中的相应一个相位信号被延迟。该脉冲宽度调制器包括多路复用器，该多路复用器具有第一多路复用器级，该第一多路复用器级被配置为接收数据延迟信号的第一一半并输出第一中点信号；第二多路复用器级与第一多路复用器级并行，该第二多路复用器级被配置为接收数据延迟信号的第二一半并输出第二中点信号；以及第三多路复用器级，该第三多路复用器级被配置为接收第一中点信号和第二中点信号并基于第一中点信号和第二中点信号输出数据输出脉冲。
62.在一个实施例中，一种方法包括：利用锁相环接收时钟信号；利用锁相环产生n个相位信号，每个相位信号彼此具有不同的相位并且与时钟信号具有相同的周期t；以及利用数据延迟发生器接收数据输入信号和相位信号。该方法包括：利用数据延迟发生器产生n个数据延迟信号，每个数据延迟信号对应于数据输入信号，并根据相应的相位信号之一延迟；以及利用第一多路复用器级接收数据延迟信号的第一一半。该方法包括：利用具有与第一复用器级相同的内部延迟的第二复用器级接收数据延迟信号的第二一半；以及利用第三复用器级产生具有基于第一复用器级的输出和第二复用器级的输出的宽度的数据输出脉冲。
63.在一个实施例中，脉冲宽度调制器包括锁相环，锁相环被配置为接收具有周期t的时钟信号，并产生n个相位信号，每个相位信号具有时钟信号的周期t并且每个相位信号在时间上从时钟信号偏移相应的整数个单位步长。单位步长是等于t/n的时间段。脉冲宽度调制器包括数据延迟发生器，数据延迟发生器被配置为接收数据输入信号，并针对每个相位信号产生对应于根据相位信号延迟的数据输入信号的相应数据延迟信号。该脉冲宽度调制器包括：第一多路复用器级，被配置为接收作为输入的第一组n/2个数据延迟信号；第二多路复用器级，被配置为接收作为输入的不同于第一组的第二组n/2个数据延迟信号；以及第三多路复用器级，被配置为接收作为输入的第一多路复用器的输出和第二多路复用器的输出，并提供具有基于第一多路复用器级的输出和第二多路复用器级的输出的宽度的数据脉冲。
64.以上描述的各种实施例可以组合以提供进一步的实施例。可以根据上述详细描述对实施例进行这些和其他改变。通常，在所附权利要求中，所使用的术语不应被解释为将权利要求限制到说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求有权享有的等效物的全部范围。因此，权利要求不受本公开的限制。