一种抗单粒子翻转触发器电路及触发器的制作方法

本发明涉及电路技术领域，尤其涉及一种抗单粒子翻转触发器电路及触发器。

背景技术

数字电路芯片在辐射环境中，外部入射的带电粒子会引起电离辐射。在粒子的运动轨迹周围产生一定数目的电子-空穴对。当沿粒子入射方向所沉淀的电子空穴对足够多时，由耗尽层收集到的电子空穴对所引起的电流会导致漏极电平的翻转，形成单粒子翻转。

发生在组合逻辑单元的电平，随单粒子翻转结束而恢复。当粒子翻转发生在时序逻辑单元(例如触发器等)或存储阵列中时，由于其内部中反馈结构的存在，翻转被锁定，电平无法恢复，导致电路电平发生改变。

技术实现要素：

本申请实施例通过提供一种抗单粒子翻转触发器电路及触发器，解决了现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。

一方面，本申请通过本申请的一实施例提供一种抗单粒子翻转触发器电路，所述触发器电路包括：逻辑输入电路、第一主级门控电路、第二主级门控电路、第一从级门控电路、第二从级门控电路、主级锁存器、从级锁存器及至少一个反相器，其中：

所述逻辑输入电路、所述第一主级门控电路及所述第一从级门控电路依次连接，所述逻辑输入电路、所述至少一个反相器中的第一反相器、所述第二主级门控电路及所述第二从级门控电路依次连接，所述主级锁存器的一端分别与所述第一主级门控电路的输出端和所述第一从级门控电路的输入端连接，所述主级锁存器的另一端分别与所述第二主级门控电路的输出端和所述第二从级门控电路的输入端连接，所述第一从级门控电路的输出端与所述从级锁存器的一端连接，所述第二从级门控电路的输出端与所述从级锁存器的另一端连接。

可选地，所述逻辑输入电路、所述第一主级门控电路、所述主级锁存器、所述第一从级门控电路及所述从级锁存器形成第一传输通道，所述逻辑输入电路、所述第一反相器、所述第二主级门控电路、所述主级锁存器、所述第二从级门控电路及所述从级锁存器形成第二传输通道；其中：

所述逻辑输入电路，用于提供输入信号；

所述第一传输通道及所述第二传输通道，均用于对所述输入信号进行信号传输。

可选地，所述至少一个反相器还包括第二反相器和第三反相器，所述第二反相器与所述第一从级门控电路的输出端连接，所述第三反相器与所述第二从级门控电路的输出端连接。

可选地，所述主级锁存器或所述从级锁存器为具备加固结构的锁存器，用于防止所述触发器电路在辐射环境当粒子入射时反馈结构的电平翻转且被锁定(无法恢复)，导致所述触发器电路的输出电平发生改变。

可选地，所述加固结构包括并联的第一锁存电路和第二锁存电路，所述第一锁存电路和所述第二锁存电路中的任一电路包括延迟元件。

可选地，所述第一锁存电路包括串联的第一延迟元件和第四反相器，所述第二锁存电路包括串联的第二延迟元件和第五反相器，其中所述第一延迟元件和所述第二延迟元件、所述第四反相器和所述第五反相器分别错位设置。

可选地，所述第一锁存电路包括第四反相器，所述第二锁存电路包括串联的第一延迟元件和第五反相器，其中所述第四反相器和所述第五反相器反向设置。

可选地，所述第一锁存电路包括串联的第一延迟元件和第四反相器，所述第二锁存电路包括第五反相器，其中所述第四反相器和所述第五反相器反向设置。

可选地，所述延迟元件包括电阻和/或电容。

另一方面，本申请通过本申请的一实施例提供一种触发器，所述触发器包括如上所述的触发器电路。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请提供一种触发器电路，包括存在电路连接关系的逻辑输入电路、第一主级门控电路、第二主级门控电路、第一从级门控电路、第二从级门控电路、主级锁存器、从级锁存器及至少一个反相器，其中所述主级锁存器和所述从级锁存器用于电路进行单粒子翻转进行加固，防止单粒子效应导致电路输出电平发生改变，即抗单粒子翻转。从而有效解决了现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的一种非加固的触发器电路的结构示意图。

图2是本申请实施例提供的一种触发器电路的结构示意图。

图3是本申请实施例提供的一种触发器电路的工作原理图。

图4(a)-图4(c)是本申请实施例提供的几种门控电路的结构示意图。

图5(a)-图5(c)是本申请实施例提供的几种锁存器加固结构的结构示意图。

图6(a)-图6(c)是本申请实施例提供的几种延迟元件的结构示意图。

图7(a)-图7(d)是本申请实施例提供的几种触发器的逻辑输入结构示意图。

附图标记：

11-逻辑输入电路；131-第一主级门控电路；132-第二主级门控电路；141-第一从级门控电路；142-第二从级门控电路；151-主级锁存器；152-从级锁存器；12-反相器；15-锁存结构；13-门控电路；34-锁存电路；16-延迟元件；1-第一晶体管；2-第二晶体管；3-第三晶体管；4-第四晶体管。

具体实施方式

本申请实施例通过提供一种触发器电路及触发器，解决了现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。

本申请实施例的技术方案为解决上述技术问题，总体思路如下：本申请提供一种所述触发器电路包括：逻辑输入电路、第一主级门控电路、第二主级门控电路、第一从级门控电路、第二从级门控电路、主级锁存器、从级锁存器及至少一个反相器，其中：

所述逻辑输入电路、所述第一主级门控电路及所述第一从级门控电路依次连接，所述逻辑输入电路、所述至少一个反相器中的第一反相器、所述第二主级门控电路及所述第二从级门控电路依次连接，所述主级锁存器的一端分别与所述第一主级门控电路的输出端和所述第一从级门控电路的输入端连接，所述主级锁存器的另一端分别与所述第二主级门控电路的输出端和所述第二从级门控电路的输入端连接，所述第一从级门控电路的输出端与所述从级锁存器的一端连接，所述第二从级门控电路的输出端与所述从级锁存器的另一端连接。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

申请人在提出本申请的过程中还发现：由于触发器是数字电路中使用最多的时序器件。本申请主要针对触发器进行单粒子翻转效应的加固设计。

请参见图1是现有技术提供的一种触发器电路的结构示意图。如图1所示的触发器电路100中包括：主、从两级锁存结构15。两级锁存结构均相同，其包括一对由反相器12和门控电路13构成的反馈环，通过对门控电路的控制来实现时钟信号分别在高/低电平阶段的锁存。图示中，c和cn分别连接时钟信号CK电路的同相(c)和反向(cn)端。锁存器作为触发器电路中具备存储记忆功能的结构，为触发器单粒子翻转加固设计的核心。因此，需提供一种基于锁存结构加固的触发器电路。

请参见图2，是本申请实施例提供的另一种触发器电路的结构示意图。如图2所示的触发器电路200中包括：逻辑输入电路11、第一主级门控电路131、第二主级门控电路132、第一从级门控电路141、第二从级门控电路142、主级锁存器151、从级锁存器152及至少一个反相器12，其中：

所述逻辑输入电路11、所述第一主级门控电路131及所述第一从级门控电路141依次连接，所述逻辑输入电路11、所述至少一个反相器中的第一反相器121、所述第二主级门控电路132及所述第二从级门控电路142依次连接，所述主级锁存器151的一端分别与所述第一主级门控电路131的输出端和所述第一从级门控电路141的输入端连接，所述主级锁存器151的另一端分别与所述第二主级门控电路132的输出端和所述第二从级门控电路142的输入端连接，所述第一从级门控电路141的输出端与所述从级锁存器152的一端连接，所述第二从级门控电路142的输出端与所述从级锁存器152的另一端连接。

如图所示，所述逻辑输入电路11、所述第一主级门控电路131、所述主级锁存器151、所述第一从级门控电路141及所述从级锁存器152形成第一传输通道，也可称为第一传输通路，图示表示为传输通道a。所述逻辑输入电路11、所述第一反相器121、所述第二主级门控电路132、所述主级锁存器151、所述第二从级门控电路142及所述从级锁存器152形成第二传输通道，也可称为第二传输通路，图示表示为传输通道b。其中，图示中的c和cn端分别连接时钟信号，cn表示输入的时钟信号对应的反向信号，具体可参考图1所示的时钟信号电路CK，这里不再赘述。所述逻辑输入电路11，用于提供输入信号；所述第一传输通道及所述第二传输通道，均用于根据输入的时钟信号对所述输入信号进行信号传输。

在实际应用中，以边沿型(上升沿)D触发器为例，请参见图3示出一种触发器电路的工作原理图。图示分为如下两个工作阶段：

阶段一：当输入的时钟信号为低电平信号(图示中虚线为起点、实线为终点)时，针对第一传输通道(图示中的传输通道a)而言，打开第一主级门控电路131，此时主级锁存器151处于数据信号传输状态，输入信号D从输入端传入主级锁存器151中，同时传输到主级锁存器151的输出端Xa。与此同时，关闭第一从级门控电路141，此时从级锁存器152处于数据信号锁存状态，从级锁存器152的输出端Ya维持上一阶段/前一时刻输出的数据信号。

阶段二：当输入的时钟信号由低电平转换为高电平信号——即时钟上升沿(图示中实线)时，针对第一传输通道(图示中的传输通道a)而言，打开第一从级门控电路141，此时从级锁存器152处于数据信号传输状态，输入信号D从主级锁存器151的输出端Xa输入到从级锁存器152，同时传输到从级锁存器152的输出端Ya。与此同时，关闭第一主级门控电路131，此时主级锁存器151处于数据信号锁存状态，主级锁存器151的输出端Xa维持上一阶段/前一时刻输出的数据信号。

需要说明的是，本发明这里仅以第一传输通道的实际工作原理为例进行阐述，针对第二传输通道(图示中的传输通道b)其工作原理与传输通道a完全相同，仅是输出的电平信号相反。本发明提供的触发器电路仍由主级锁存器151和从级锁存器152组成。以主级锁存器151为例，本发明可首先将输入信号D处理为两路反相数据信号“1”和“0”，两路信号分别由时钟信号控制传递到主锁存器的两个输入/输出端(也可称为节点)，并分时控制传递到从级锁存器152。从级锁存器152的传递方式与主级锁存器151的传递方式相同。

本发明涉及的锁存器结构15的两个存储节点，既是输入、又是输出，输入信号直接由第一传输通道和第二传输通道两条通道(a和b)同时传递，无需经过主级、从级锁存器的反馈结构，能加速数据信号的传输速度。

在可选实施例中，所述主级门控电路、从级门控电路的控制端反向(c、cn交换)即可变换为下降沿D触发器。

在可选实施例中，所述至少一个反向器12中还包括第二反向器122和第三反向器123。其中，所述第二反相器122的一端与所述第一从级门控电路141的输出端连接，所述第二反相器122的另一端为整个所述触发器电路的一输出端Qn。所述第三反向器123的一端与所述第二从级门控电路142的输出端连接，所述第三反相器123的另一端为整个所述触发器电路的另一输出端Q。

在可选实施例中，请参见图4(a)-图4(c)示出几种可能的门控电路的结构示意图。请参见图4(a)是一种门控电路的符号图。在一具体实施例中，本申请实施例中涉及的所述门控电路包括四个串联的晶体管，例如MOS管，具体如图4(b)所示。其中IN表示所述门控电路的输入端，OUT表示所述门控电路的输出端。OEN和OE接一对相位相反的时钟信号，OEN接时钟信号的反向信号(也可表示为cn)，OE接时钟信号的同向信号(也可表示为c)；或者OEN接时钟信号的同向信号(c)，OE接时钟信号的反向信号(cn)。

在另一具体实施例中，本申请涉及的所述门控电路包括4个晶体管，分别为第一晶体管1、第二晶体管2、第三晶体管3和第四晶体管4。其中，所述第一晶体管1与所述第二晶体管2串联后，再与由所述第三晶体管3和所述第四晶体管4并联后形成的组合器件进行串联。换言之，所述串联后的一互连端与所述并联后的一连接端连接，具体如图5(c)所示。

在可选实施例中，本申请涉及的锁存器(具体可为主级锁存器151或从级锁存器152)为具备加固结构的锁存器，用于防止整个触发器电路在辐射环境当粒子入射时反馈结构的电平翻转且被锁定(无法恢复)，导致所述触发器电路的输出电平发生改变。

在可选实施例中，所述锁存器(具体为锁存器中的加固结构)包括并联的第一锁存电路341和第二锁存电路342，所述第一锁存电路341和所述第二锁存电路342中的任一电路中包括有延迟元件16。请参见图5(a)-图5(c)示出几种可能的锁存器加固结构的结构示意图。

在一具体实施例中，请参见图5(a)，所述第一锁存电路341包括串联的第一延迟元件161和第四反相器124，所述第二锁存电路342包括串联的第二延迟元件162和第五反相器125。其中，所述第一延迟元件161和所述第二延迟元件162、所述第四反相器124和所述第五反相器125分别错位设置，具体如图所示。其中，图示中的INOUT1和INOUT2分别为锁存器的两个输入/输出端，例如上述主级锁存器151的输入/输出端Xa和Xb、从级锁存器152的输入/输出端Ya和Yb。

在另一具体实施例中，请参见图5(b)，所述第一锁存电路341包括第四反相器124，所述第二锁存电路342包括串联的第一延迟元件161和第五反相器125。其中，所述第四反相器124和所述第五反相器125反向设置，具体如图所示。

在另一具体实施例中，请参见图5(c)，所述第一锁存电路341包括串联的第一延迟元件161和第四反相器124，所述第二锁存电路342包括第五反相器125。其中，所述第四反相器124和所述第五反相器125反向设置，具体如图所示。

在可选实施例中，本申请涉及的所述延迟元件包括以下中的任一项或多项的组合：电阻、电容或其他具备延迟功能的器件。举例来说，请参见图6(a)-图6(c)示出几种可能的延迟元件的结构示意图。如图6(a)中，所述延迟元件为电阻。如图6(b)中，所述延迟元件为电容。如图6(c)中，所述延迟元件由电阻和电容组成。其中，图示中的A和B分别表示延迟元件的两个端口。

本发明通过在锁存器的反馈回路中增加延迟元件，其加固原理为：当某一节点(输出端)受单粒子入射影响(电平翻转)时，利用延迟元件的负载延迟特性维持反馈环另一端的节点电平不变，在电离辐射结束后将受影响节点的电平恢复。

本发明相比于现有非加固的触发器电路相比，仅增加了很少的面积开销。针对不同辐射能量、不同工艺尺寸，通过调整延迟元件(电阻值和/或电容值)便可实现触发器的单粒子免疫。输入信号直接由两条传输通道同时传递，无需经过主级、从级锁存器的的反馈结构，提高电路速度。

本申请还提供一种触发器，所述触发器包括如上图2-图6所述实施例中的触发器电路。所述边沿型触发器包括但不限于D触发器、同步复位D触发器、D扫描触发器、同步复位扫描触发器、RS触发器、或其他类型的触发器等。

举例来说，请参见图7(a)-图7(d)示出几种可能的触发器的逻辑输入结构图。其中，图7(a)表示D触发器，图7(b)表示同步复位D触发器，图7(c)表示D扫描触发器，图7(d)表示同步复位扫描D触发器。

本申请同样适用于锁存器电路等其他时序电路的抗单粒子翻转。本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请提供一种触发器电路，包括存在电路连接关系的逻辑输入电路、第一主级门控电路、第二主级门控电路、第一从级门控电路、第二从级门控电路、主级锁存器、从级锁存器及至少一个反相器，其中所述主级锁存器和所述从级锁存器用于对单粒子翻转进行加固，防止电路因单粒子翻转效应导致电路输出电平发生改变，即抗单粒子翻转。从而有效解决了现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。