一种共源共栅晶体管封装结构的制作方法

1.本技术涉及半导体技术领域，具体而言，涉及一种共源共栅晶体管封装结构。


背景技术：

2.常规简单结构的氮化镓晶体管是耗尽型器件，当栅压为零时，器件内部由于极化作用产生的2deg导电，器件处于导通状态；当施加负栅压时，栅极下方的导电沟道被耗尽，载流子的减少抑制了电流的产生，器件处于关闭状态，这与传统的常断型晶体管(硅基晶体管)都完全不同，对于工业应用特别是开关电源领域是非常难以使用的。为了应对这一问题，业界通常采用级联结构得到的共源共栅晶体管来解决这一问题。
3.共源共栅晶体管中的常断型晶体管和常通型晶体管级联在一起，好处在于其驱动与传统常断型晶体管的驱动完全相同，但是该结构也有明显的缺点：两晶体管之间需要通过复杂的打线连接，导致最终封装器件的寄生电感非常大，而且结构复杂，增加封装成本。


技术实现要素：

4.本技术的目的在于，针对上述现有技术中的不足，提供一种共源共栅晶体管封装结构，以改善现有共源共栅晶体管封装结构因复杂的打线所导致的寄生电感较大、结构复杂以及封装成本较高的问题。
5.为实现上述目的，本技术实施例采用的技术方案如下：
6.本技术实施例的一方面，提供一种共源共栅晶体管封装结构，包括常断型晶体管、常通型晶体管、封装框架以及并排设置于封装框架内的第一基板和第二基板，常断型晶体管的底面贴装于第一基板，常通型晶体管底面贴装于第二基板，常断型晶体管包括位于顶面的第一源极和第一漏极、以及位于底面的第一栅极，常通型晶体管包括位于顶面的第二源极、第二漏极和第二栅极，第一源极与第二栅极连接，第一漏极和第二源极连接。
7.可选的，常断型晶体管和常通型晶体管于封装框架内沿第一方向并排设置，且，第一源极和第一漏极沿与第一方向水平垂直的第二方向并排，第二栅极和第二源极沿第二方向并排，第一源极与第二栅极沿第一方向并排，第一漏极与第二源极沿第一方向并排。
8.可选的，第一源极包括与第二栅极连接的第一连接位，第二栅极包括与第一源极连接的第二连接位，第一连接位位于第一源极靠近第二栅极的一端，第二连接位位于第二栅极靠近第一源极的一端。
9.可选的，第一漏极包括与第二源极连接的第三连接位，第二源极包括与第一漏极连接的第四连接位，第三连接位位于第一漏极靠近第二源极的一端，第四连接位位于第二源极靠近第一漏极的一端。
10.可选的，常通型晶体管还包括连接第二栅极和第二基板的垂直互联结构。
11.可选的，常断型晶体管通过导电银胶贴装于第一基板，常通型晶体管通过导电银胶贴装于第二基板。
12.本技术实施例的另一方面，提供一种共源共栅晶体管封装结构，包括封装框架以
及依次层叠于封装框架内的第二基板、常通型晶体管和常断型晶体管，常通型晶体管的底面贴装于第二基板，常断型晶体管的底面贴装于常通型晶体管的顶面，常断型晶体管包括位于底面的第一源极和第一漏极、以及位于顶面的第一栅极，常通型晶体管包括位于顶面的第二源极、第二漏极和第二栅极，第一源极与第二栅极连接，第一漏极与第二源极连接。
13.可选的，第一源极与第二栅极于层叠方向正对应，第一漏极与第二源极于层叠方向正对应。
14.可选的，常通型晶体管还包括连接第二栅极和第二基板的垂直互联结构。
15.可选的，常通型晶体管通过导电银胶贴装于第二基板，常断型晶体管通过导电银胶贴装于常通型晶体管。
16.本技术的有益效果包括：
17.本技术提供了一种共源共栅晶体管封装结构，包括常断型晶体管、常通型晶体管、封装框架以及并排设置于封装框架内的第一基板和第二基板，常断型晶体管的底面贴装于第一基板，常通型晶体管底面贴装于第二基板，常断型晶体管包括位于顶面的第一源极和第一漏极、以及位于底面的第一栅极，常通型晶体管包括位于顶面的第二源极、第二漏极和第二栅极，第一源极与第二栅极连接，第一漏极和第二源极连接。因此，可以有效缩短第一源极和第二栅极连接时的打线距离，缩短第一漏极和第二源极连接时的打线距离，进而有效降低因级联所产生的寄生电感，同时，也能够方便打线，降低打线难度和复杂度，从而降低封装成本。
18.本技术还提供了一种共源共栅晶体管封装结构，包括封装框架以及依次层叠于封装框架内的第二基板、常通型晶体管和常断型晶体管，常断型晶体管的底面贴装于常通型晶体管的顶面，常断型晶体管包括位于底面的第一源极和第一漏极、以及位于顶面的第一栅极，常通型晶体管包括位于顶面的第二源极、第二漏极和第二栅极，第一源极与第二栅极连接，第一漏极与第二源极连接。因此，可以有效缩短第一源极和第二栅极连接时的打线距离，缩短第一漏极和第二源极连接时的打线距离，进而有效降低因级联所产生的寄生电感，同时，也能够方便打线，降低打线难度和复杂度，从而降低封装成本。此外，还可以通过形成层叠封装结构，有效降低所占用的面积。
附图说明
19.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
20.图1为本技术实施例提供的一种常断型晶体管的结构示意图；
21.图2为本技术实施例提供的一种共源共栅晶体管封装结构的俯视结构示意图之一；
22.图3为现有技术中共源共栅晶体管封装结构因打线所引入的寄生电感分布示意图；
23.图4为本技术实施例提供的一种共源共栅晶体管封装结构的俯视结构示意图之二；
24.图5为本技术另一实施例提供的一种共源共栅晶体管封装结构的俯视的结构示意图；
25.图6为本技术另一实施例提供的一种共源共栅晶体管封装结构的剖面侧视结构示意图。
26.图标：100-常断型晶体管；200-常通型晶体管；300-封装框架；310-第一基板；320-第二基板；410、420、430-绑定线；440-垂直互联结构。
具体实施方式
27.下文陈述的实施方式表示使得本领域技术人员能够实践所述实施方式所必需的信息，并且示出了实践所述实施方式的最佳模式。在参照附图阅读以下描述之后，本领域技术人员将了解本公开的概念，并且将认识到本文中未具体提出的这些概念的应用。应理解，这些概念和应用属于本公开和随附权利要求的范围内。
28.应当理解，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区域分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如本文所使用，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。
29.应当理解，当一个元件(诸如层、区域或衬底)被称为“在另一个元件上”或“延伸到另一个元件上”时，其可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在介于中间的元件。同样，应当理解，当元件(诸如层、区域或衬底)被称为“在另一个元件之上”或“在另一个元件之上延伸”时，其可以直接在另一个元件之上或直接在另一个元件之上延伸，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。
30.诸如“在
…
下方”或“在
…
上方”或“上部”或“下部”或“水平”或“垂直”的相关术语在本文中可用来描述一个元件、层或区域与另一个元件、层或区域的关系，如图中所示出。应当理解，这些术语和上文所论述的那些术语意图涵盖装置的除图中所描绘的取向之外的不同取向。
31.本文中使用的术语仅用于描述特定实施方式的目的，而且并不意图限制本公开。如本文所使用，除非上下文明确地指出，否则单数形式“一个(a)”、“一个(an)”和“所述”意图同样包括复数形式。还应当理解，当在本文中使用时，术语“包括”指明存在所述特征、整数、步骤、操作、元件和/或部件，但并不排除存在或者增添一个或多个其他特征、整数、步骤、操作、元件、部件和/或上述各项的组。
32.除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)的含义与本公开所属领域的普通技术人员通常理解的含义相同。还应当理解，本文所使用的术语应解释为含义与它们在本说明书和相关领域的情况下的含义一致，而不能以理想化或者过度正式的意义进行解释，除非本文中已明确这样定义。
33.本技术实施例的一方面，提供一种共源共栅晶体管封装结构，如图2所示，包括常断型晶体管100、常通型晶体管200、第一基板310、第二基板320以及封装框架300，其中，常断型晶体管100、常通型晶体管200、第一基板310、第二基板320均位于封装框架300内，具体的：
34.如图1所示，常断型晶体管100具有顶面和底面，常断型晶体管100包括位于自身顶面的第一源极s1和第一漏极d1，同时，还包括位于自身底面的第一栅极g1。
35.常通型晶体管200也具有顶面和底面，常通型晶体管200包括位于自身顶面的第二源极s2、第二漏极d2和第二栅极g2。
36.如图2所示，在实现常断型晶体管100和常通型晶体管200的级联与封装时，可以使得第一基板310和第二基板320均设置于封装框架300内，并且第一基板310和第二基板320在封装框架300内间隔且并排设置。常断型晶体管100的底面贴装于第一基板310上，常通型晶体管200的底面贴装于第二基板320上，由于第一基板310和第二基板320并排，因此，设置于两者上的常断型晶体管100和常通型晶体管200也呈并排的形式分布，基于常断型晶体管100的第一源极s1和第一漏极d1均位于顶面，常通型晶体管200的第二源极s2、第二漏极d2和第二栅极g2也均位于顶面，因此，可以有效缩短第一源极s1和第二栅极g2连接时的打线距离，缩短第一漏极d1和第二源极s2连接时的打线距离，进而有效降低因级联所产生的寄生电感和寄生电容，同时，也能够方便打线，降低打线难度和复杂度，从而降低封装成本。
37.在一些实施方式中，常断型晶体管100可以是硅基mosfet，常通型晶体管200可以是氮化镓hemt。
38.需要说明的是，常断型晶体管100的第一源极s1与常通型晶体管200的第二栅极g2连接后，能够共同作为共源共栅晶体管的源极；常断型晶体管100的第一栅极g1作为共源共栅晶体管的栅极；常通型晶体管200的第二漏极d2作为共源共栅晶体管的漏极。
39.如图2、图4或图5所示，常断型晶体管100的第一源极s1与常通型晶体管200的第二栅极g2连接后，可以引出连接至封装框架300上的源极焊盘，从而作为共源共栅晶体管封装结构的源极s，常断型晶体管100的第一栅极g1可以引出连接至封装框架300上的栅极焊盘，从而作为共源共栅晶体管封装结构的栅极g，常通型晶体管200的第二漏极d2可以引出连接至封装框架300上的漏极焊盘，从而作为共源共栅晶体管封装结构的漏极d。
40.在一些实施方式中，如图2所示，常断型晶体管100的第一栅极g1贴装于第一基板310，因此，可以使得第一栅极g1直接由第一基板310引出电连接至封装框架300上的栅极焊盘。
41.在一些实施方式中，如图2所示，常通型晶体管200的第二漏极d2位于常通型晶体管200的顶面，因此，可以使得第二漏极d2通过绑定线430或铜片引出连接至封装框架300上的漏极焊盘。
42.在一些实施方式中，如图2所示，第一源极s1位于常断型晶体管100的顶面，第二栅极g2位于常通型晶体管200的顶面，常断型晶体管100的第一源极s1与常通型晶体管200的第二栅极g2连接后，可以使得第二栅极g2通过绑定线420或铜片引出连接至封装框架300上的源极焊盘。
43.示意的，如图3所示，为常规的共源共栅晶体管中因为打线所引入的寄生电感的分布示意，其中包括由常断型晶体管100的漏极和常通型晶体管200的源极打线连接所产生的
寄生电感l1、常断型晶体管100的源极和常通型晶体管200的栅极打线连接所产生的寄生电感l2和寄生电感l3，本技术通过前述技术方案，能够有效缩短第一源极s1和第二栅极g2连接时的打线距离，从而有效降低寄生电感l2和寄生电感l3，能够有效缩短第一漏极d1和第二源极s2连接时的打线距离，从而有效降低寄生电感l1，进而实现有效降低因打线所产生的寄生电感，有助于提升器件性能。
44.在一些实施方式中，如图2、图4或图5中所示，第一源极s1可以通过绑定线410或铜片与第二栅极g2打线连接，第一漏极d1可以通过绑定线410或铜片与第二源极s2打线连接。
45.可选的，如图2或图4所示，常断型晶体管100和常通型晶体管200于封装框架300内沿第一方向a并排且间隔设置，例如，常断型晶体管100和常通型晶体管200一左一右间隔排布，同时，第一源极s1和第一漏极d1在常断型晶体管100的顶面沿第二方向b并排且间隔设置，第二栅极g2和第二源极s2沿第二方向b并排且间隔设置，第一源极s1与第二栅极g2沿第一方向a并排设置，第一漏极d1与第二源极s2沿第一方向a并排设置，其中，第一方向a和第二方向b于平行第一基板310或第二基板320的平面内相互垂直，如此，能够使得第一源极s1和第二栅极g2沿第一方向a正对应，从而进一步缩小第一源极s1和第二栅极g2之间的距离，使得第一漏极d1和第二源极s2沿第一方向a正对应，从而进一步缩小第一漏极d1和第二源极s2之间的距离，进而降低因打线引入的寄生电感。
46.可选的，如图2或图4所示，第一源极s1包括与第二栅极g2连接的第一连接位，第二栅极g2包括与第一源极s1连接的第二连接位，应当理解的是，第一连接位为绑定线410或铜片与第一源极s1连接的位置，同理，第二连接位、第三连接位和第四连接位类似。第一连接位位于第一源极s1靠近第二栅极g2的一端，第二连接位位于第二栅极g2靠近第一源极s1的一端，如此，能够进一步的缩小第一源极s1和第二栅极g2打线的距离，从而进一步的降低因打线引入的寄生电感。
47.可选的，如图2或图4所示，第一漏极d1包括与第二源极s2连接的第三连接位，第二源极s2包括与第一漏极d1连接的第四连接位，第三连接位位于第一漏极d1靠近第二源极s2的一端，第四连接位位于第二源极s2靠近第一漏极d1的一端，如此，能够进一步的缩小第一漏极d1和第二源极s2打线的距离，从而进一步的降低因打线引入的寄生电感。
48.可选的，如图4所示，为了减少打线的数量，降低寄生电感，在常断型晶体管100的第一源极s1和常通型晶体管200的第二栅极g2打线连接后，在实现将第二栅极g2通过第二基板320引出连接至封装框架300的源极焊盘时，还可以使得常通型晶体管200由顶面至底面形成背孔，在背孔内形成金属，从而使得顶面的第二栅极g2由背孔和背孔内的金属组成的垂直互联结构440直接连接至常通型晶体管200的底面的第二基板320，进而由第二基板320将其引出电性连接至封装框架300的源极焊盘。
49.可选的，常断型晶体管100的底面的第一栅极g1可以通过导电银胶贴装于第一基板310，便于由第一基板310将第一栅极g1引出至封装框架300的栅极焊盘，常通型晶体管200的底面可以通过导电银胶贴装于第二基板320，便于由第二基板320将第二栅极g2引出至封装框架300的源极焊盘。
50.在一些实施方式中，本技术中的硅基mosfet可以使用ldmos，并将正面栅极通过背孔加金属的方式引至底面，如图1所示，ldmos作为平面结构，与大规模集成电路兼容，工艺简单，稳定性高，本技术在原有器件结构上，将栅极设计在器件底面，便于打线和排布。
51.本技术实施例的另一方面，提供一种共源共栅晶体管封装结构，如图5和图6所示，包括常断型晶体管100、常通型晶体管200、第二基板320以及封装框架300，其中，第二基板320、常通型晶体管200和常断型晶体管100均依次层叠于封装框架300内，本实施例与上述实施例的区别在于：将常断型晶体管100翻转180度设置于常通型晶体管200上方，从而实现由下至上依次为第二基板320、常通型晶体管200和常断型晶体管100的层叠封装结构，如此，能够具有上述实施例效果的同时，进一步的降低封装所占用的面积，具体的：
52.如图5和图6所示，常断型晶体管100具有顶面和底面，常断型晶体管100包括位于自身底面的第一源极s1和第一漏极d1，同时，还包括位于自身顶面的第一栅极g1。
53.如图5和图6所示，常通型晶体管200也具有顶面和底面，常通型晶体管200包括位于自身顶面的第二源极s2、第二漏极d2和第二栅极g2。
54.如图5和图6所示，在实现常断型晶体管100和常通型晶体管200的级联与封装时，可以使得第二基板320设置于封装框架300内，将常通型晶体管200的底面贴装于第二基板320上，常断型晶体管100的底面贴装于常通型晶体管200的顶面，从而形成层叠封装结构，有效降低所占用的面积。
55.如图6所示，常断型晶体管100的底面与常通型晶体管200的顶面相对，因此，便可以使得第一源极s1与第二栅极g2直接连接，第一漏极d1与第二源极s2直接连接，如此，能够有效缩短第一源极s1和第二栅极g2连接时的打线距离，缩短第一漏极d1和第二源极s2连接时的打线距离，进而有效降低因级联所产生的寄生电感和寄生电容，同时，也能够方便打线，降低打线难度和复杂度，从而降低封装成本。
56.在一些实施方式中，如图5所示，第一栅极g1位于常断型晶体管100的顶面，因此，可以使得第一栅极g1通过绑定线430或铜片引出电连接至封装框架300上的栅极焊盘。
57.在一些实施方式中，如图5所示，第二漏极d2位于常通型晶体管200的顶面，并且第二漏极d2位于常断型晶体管100在常通型晶体管200顶面上的正投影区域外，便于第二漏极d2进行打线，此时，可以使得第二漏极d2通过绑定线430或铜片引出连接至封装框架300上的漏极焊盘。
58.在一些实施方式中，如图5和图6所示，第一源极s1位于常断型晶体管100的底面，第二栅极g2位于常通型晶体管200的顶面，常断型晶体管100的第一源极s1与常通型晶体管200的第二栅极g2连接后，可以使得常通型晶体管200由顶面至底面形成背孔，在背孔内形成金属，从而使得顶面的第二栅极g2由背孔和背孔内的金属组成的垂直互联结构440直接连接至常通型晶体管200的底面的第二基板320，进而由第二基板320将其引出电性连接至封装框架300的源极焊盘，如此，可以进一步的减少打线的数量，降低寄生电感。
59.可选的，如图6所示，第一源极s1与第二栅极g2于层叠方向(也即垂直方向)正对应，如此，能够进一步的缩短第一源极s1和第二栅极g2打线的距离，从而进一步的降低因打线引入的寄生电感。第一漏极d1与第二源极s2于层叠方向正对应，如此，能够进一步的缩短第一漏极d1和第二源极s2打线的距离，从而进一步的降低因打线引入的寄生电感。
60.可选的，常通型晶体管200的底面可以通过导电银胶贴装于第二基板320，常断型晶体管100的底面可以通过不同的导电银胶贴装于常通型晶体管200的顶面，使得的第二源极s2和第二栅极g2，常断型晶体管100的底面的第一源极s1通过导电银胶与常通型晶体管200顶面的第二栅极g2连接，常断型晶体管100的底面的第一漏极d1可以通过另一导电银胶
与常通型晶体管200顶面的第二源极s2连接。
61.在一些实施方式中，本技术中的硅基mosfet可以使用ldmos，并将正面栅极通过背孔加金属的方式引至底面，如图1所示，ldmos作为平面结构，与大规模集成电路兼容，工艺简单，稳定性高，本技术在原有器件结构上，将栅极设计在器件底面，便于打线和排布。
62.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。