半导体存储器装置和半导体存储器装置的制造方法与流程

1.本公开可总体上涉及半导体存储器装置和半导体存储器装置的制造方法，更具体地，涉及一种包括结合结构的半导体存储器装置和该半导体存储器装置的制造方法。


背景技术：

2.半导体存储器装置可包括包含多个存储器单元的存储器单元阵列以及用于控制存储器单元阵列的操作的外围电路。
3.可使用连续执行的工艺来提供外围电路和存储器单元阵列。当连续地执行工艺时，后续工艺中生成的热可能导致已经形成的结构的缺陷。因此，半导体存储器装置的操作可靠性可能劣化。


技术实现要素：

4.根据本公开的实施方式，可提供一种半导体存储器装置，该半导体存储器装置包括：绝缘层，其覆盖外围电路结构；接触结构，其在穿透绝缘层的同时连接到外围电路结构，该接触结构包括穿过绝缘层垂直突出的突出部分；第一导线，其包括围绕接触结构的突出部分并且位于接触结构的突出部分的顶部的弯曲部分；导电结合焊盘，其结合到第一导线的弯曲部分；以及存储器结构，其连接到导电结合焊盘。
5.根据本公开的实施方式，可提供一种半导体存储器装置，该半导体存储器装置包括：第一电路结构；第一导线，其连接到第一电路结构；第二导线，其面向第一导线；第二电路结构，其与第一电路结构交叠，并且第一导线和第二导线插置在第一电路结构和第二电路结构之间，第二电路结构连接到第二导线；以及第一结合结构，其设置在第一导线和第二导线之间，该第一结合结构配置有彼此结合的结合绝缘层，其中，第一导线和第二导线中的一个包括朝着第一导线和第二导线中的另一个突出的区域。
6.根据本公开的实施方式，可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：形成第一电路结构；在第一电路结构上形成绝缘层；形成在穿透绝缘层的同时连接到第一电路结构的接触结构，该接触结构包括在与朝着第一电路结构的方向相反的垂直方向上比绝缘层突出更远的突出部分；形成第一导线，该第一导线包括在绝缘层上的水平部分以及与接触结构的突出部分接触的弯曲部分，该弯曲部分在垂直方向上比水平部分突出更远；形成覆盖第一导线的水平部分的第一结合绝缘层；将第一结合绝缘层的表面平坦化，使得第一导线的弯曲部分暴露；形成半导体结构，该半导体结构包括第二电路结构、与第二电路结构接触的第二导线以及连接到第二导线的导电结合焊盘；以及将半导体结构的导电结合焊盘结合到弯曲部分。
附图说明
7.现在将在下文中参照附图描述例示性实施方式；然而，其它实施方式可采取不同的形式。因此，本教导的可能实施方式不应被解释为限于本文所阐述的特定实施方式。
8.在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号贯穿附图表示相似的元件。
9.图1是例示根据本公开的实施方式的半导体存储器装置的框图。
10.图2是例示根据本公开的实施方式的半导体存储器装置的存储器结构的立体图。
11.图3a和图3b是根据本公开的实施方式的半导体存储器装置的截面图。
12.图4a至图4g是例示根据本公开的实施方式的形成第一半导体结构的工艺的截面图。
13.图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a和图10b是例示根据本公开的实施方式的形成第二半导体结构的工艺的截面图。
14.图11a和图11b是例示根据本公开的实施方式的第一半导体结构和第二半导体结构的结合工艺的截面图。
15.图12a、图12b、图13a、图13b、图14a和图14b是例示在结合工艺之后继续的后续工艺的实施方式的截面图。
16.图15是例示根据本公开的实施方式的结合结构的截面图。
17.图16a和图16b是示意性地例示根据本公开的实施方式的第一半导体结构和第二半导体结构之间的结合结构的截面图。
18.图17是例示根据本公开的实施方式的存储器系统的配置的框图。
19.图18是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
20.为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文所阐述的特定实施方式。
21.以下，术语“第一”、“第二”等用于将一个组件与另一组件相区分，并非意在暗示组件的特定数量或顺序。这些术语可用于描述各种组件，但是组件不受这些术语限制。
22.实施方式可提供一种可改进操作可靠性的半导体存储器装置和半导体存储器装置的制造方法。
23.图1是例示根据本公开的实施方式的半导体存储器装置的框图。
24.参照图1，半导体存储器装置50可包括外围电路40和存储器单元阵列10。
25.外围电路40可被配置为执行将数据存储在存储器单元阵列10中的编程操作、输出存储在存储器单元阵列10中的数据的读操作或者擦除存储在存储器单元阵列10中的数据的擦除操作。在实施方式中，外围电路40可包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
26.包括外围电路40的外围电路结构和包括存储器单元阵列10的电路结构可通过结合结构彼此电连接。在实施方式中，存储器单元阵列10可包括通过连续工艺提供的单个存储器结构。在另一实施方式中，存储器单元阵列可包括通过结合结构彼此电连接的两个或更多个存储器结构。
27.存储器单元阵列10的各个存储器结构可包括存储数据的多个存储器单元。在实施
方式中，存储器单元阵列10的各个存储器结构可包括三维布置的存储器单元。如图2所示，存储器单元阵列10的各个存储器结构可连接到至少一条漏极选择线dsl、多条字线wl、至少一条源极选择线ssl、多条位线bl和公共源极线csl。
28.输入/输出电路21可向控制电路23传送从半导体存储器装置50的外部装置(例如，存储控制器)传送来的命令cmd和地址add。输入/输出电路21可与外部装置和列解码器35交换数据data。
29.控制电路23可响应于命令cmd和地址add而输出操作信号op_s、行地址radd、源极线控制信号sl_s、页缓冲器控制信号pb_s和列地址cadd。
30.例如，电压发生电路31可响应于操作信号op_s而生成用于编程操作、读操作和擦除操作的各种操作电压vop。
31.行解码器33可响应于行地址radd而向漏极选择线dsl、字线wl和源极选择线ssl传送操作电压。
32.如图1所示，列解码器35可响应于列地址cadd而将从输入/输出电路21输入的数据data发送至页缓冲器37或者将存储在页缓冲器37中的数据data发送至输入/输出电路21。列解码器35可通过列线cll与输入/输出电路21交换数据data。列解码器35可通过数据线dtl与页缓冲器37交换数据data。
33.页缓冲器37可响应于页缓冲器控制信号pb_s而任意存储通过位线bl接收的数据data，并且可在读操作中感测位线bl的电压或电流。
34.源极线驱动器39可响应于源极线控制信号sl_s而控制施加到公共源极线csl的电压。
35.图2是例示根据本公开的实施方式的半导体存储器装置的存储器结构的立体图。
36.参照图2，存储器结构可包括栅极层叠结构gst1和gst2、穿透栅极层叠结构gst1和gst2中的每一个的沟道结构ch以及围绕沟道结构ch的各个侧壁的存储器层ml。
37.如图2所示，栅极层叠结构gst1和gst2可设置在设置导线bl和csl的第一高度与设置源极层sl的第二高度之间。
38.源极层sl可沿着彼此交叉的轴线面向的第一方向d1和第二方向d2延伸。源极层sl可包括掺杂半导体层(例如，掺杂有n型杂质的掺杂硅层)。
39.导线bl和csl可包括在第一高度处彼此间隔开的位线bl和公共源极线csl。另外，位线bl和公共源极线csl可彼此平行延伸。在实施方式中，位线bl和公共源极线csl可在第一方向d1上延伸，并且被布置为在第二方向d2上彼此间隔开。
40.栅极层叠结构gst1和gst2可例如在第一方向d1上彼此间隔开。栅极层叠结构gst1和gst2中的每一个可包括层间绝缘层ild和导电图案dsl、wl和ssl。栅极层叠结构gst1和gst2中的每一个的层间绝缘层ild和导电图案dsl、wl和ssl可在第一方向d1和第二方向d2上延伸以围绕多个沟道结构ch。
41.如图2所示，层间绝缘层ild和导电图案dsl、wl和ssl可从导线bl和csl朝着源极层sl在第三方向d3上交替地层叠。第三方向d3可以是与沿着第一方向d1和第二方向d2延伸的源极层sl正交的垂直方向。
42.导电图案dsl、wl和ssl可包括至少一条漏极选择线dsl、多条字线wl和至少一条源极选择线ssl。字线wl可设置在漏极选择线dsl和源极选择线ssl之间，并且在第三方向d3上
彼此间隔开。漏极选择线dsl可被设置为比多条字线wl更靠近导线bl和csl。源极选择线ssl可被设置为比多条字线wl更靠近源极层sl。
43.如图2所示，沟道结构ch可在第三方向d3上延伸以穿透栅极层叠结构gst1和gst2。沟道结构ch可共同与源极层sl接触。沟道结构ch可经由位线触点bct电连接到位线bl。更具体地，单条位线bl和单个沟道结构ch可经由设置在单条位线bl与单个沟道结构ch之间的单个位线触点bct彼此连接。
44.存储器层ml可设置在沟道结构ch与栅极层叠结构gst1和gst2之间。更具体地，单个存储器层ml可设置在单个沟道结构ch与单个栅极层叠结构gst1或gst2之间。
45.沟道结构ch可比存储器层ml和栅极层叠结构gst1和gst2朝着源极层sl突出更远。
46.源极层sl可经由源极触点sct连接到公共源极线。源极触点sct可与栅极层叠结构gst1和gst2间隔开，并且设置在源极层sl与公共源极层csl之间。如图2所示，源极触点sct可包括第一源极触点sct1和第二源极触点sct2。
47.第一源极触点sct1可设置在栅极层叠结构gst1和gst2之间。第一源极触点sct1可与源极层sl接触。第一源极触点sct1可在与公共源极线csl和位线bl交叉的方向上延伸。例如，在实施方式中，第一源极触点sct1可在第二方向d2上延伸。
48.第二源极触点sct2可设置在第一源极触点sct1和公共源极线csl之间。
49.图3a和图3b是根据本公开的实施方式的半导体存储器装置的截面图。
50.图3a和图3b例示了第一半导体结构s1和第二半导体结构s2彼此结合的状态。第二半导体结构s2可包括图2所示的存储器结构。图3a例示了沿着与位线bl交叠的线截取的半导体存储器装置的截面图，图3b例示了沿着与公共源极层csl交叠的线截取的半导体存储器装置的截面图。在下文中，第一方向d1、第二方向d2和第三方向d3等于参照图2定义的第一方向d1、第二方向d2和第三方向d3。
51.参照图3a和图3b，第一半导体结构s1可包括第一电路结构c1、覆盖第一电路结构c1的第一绝缘层131、穿透第一绝缘层131的接触结构139a和139b、设置在第一绝缘层131上的第一结合绝缘层141以及经由接触结构139a和139b连接到第一电路结构c1的第一导线149a和149b。
52.更具体地，第一电路结构c1可构成用于控制存储器装置的外围电路结构。在实施方式中，第一电路结构c1可包括基板101、在有源区域中形成在基板101上的多个晶体管tr1和tr2以及连接到晶体管tr1和tr2的互连件123。
53.如图3a和图3b所示，有源区域可被定义为基板101的通过隔离层103分隔的部分区域。晶体管tr1和tr2中的每一个可包括栅极绝缘层113、栅电极115和结111。栅极绝缘层113和栅电极115可在有源区域中层叠在基板101上。结111可被设置为源极区域和漏极区域。可通过向在栅电极115的两侧暴露的有源区域中掺杂n型杂质和p型杂质中的至少一种来提供结111。
54.晶体管tr1和tr2可构成图1所示的外围电路40的一部分。在实施方式中，晶体管tr1和tr2可包括构成图1所示的页缓冲器37的第一晶体管tr1和构成图1所示的源极线驱动器39的第二晶体管tr2。
55.互连件123可包括连接到第一晶体管tr1和第二晶体管tr2的多个导电图案，并且可形成为各种结构。
56.如图3a和图3b所示，栅极绝缘层113、栅电极115、结111和互连件123可被掩埋在形成在基板101上的下绝缘结构121中。下绝缘结构121可包括至少两个绝缘层。
57.第一绝缘层131可设置在下绝缘结构121上，并且延伸以覆盖第一电路结构c1。
58.接触结构139a和139b可包括各种导电材料。在实施方式中，例如，接触结构139a和139b中的每一个可包括导电金属屏障层135和金属层137。
59.接触结构139a和139b可穿透第一绝缘层131以与一些互连件123接触。在实施方式中，例如，接触结构139a和139b可包括经由这些互连件123中的一个连接到第一晶体管tr1的接触结构139a和经由这些互连件123中的另一个连接到第二晶体管tr2的接触结构139b。
60.接触结构139a和139b可在与朝着第一电路结构c1的方向相反的第三方向d3上延伸。接触结构139a和139b可分别包括在第三方向d3上比第一绝缘层131突出更远的突出部分pp。
61.如图3a和图3b所示，导线149a和149b可分别与接触结构139a和139b接触。第一导线149a和149b中的每一个可包括在第三方向d3上突出的弯曲部分bp以及从弯曲部分bp延伸到第一绝缘层131上的水平部分。弯曲部分bp可围绕接触结构139a或139b的与弯曲部分bp对应的突出部分pp，并且可具有与突出部分pp对应的弯曲形状。弯曲部分bp可与接触结构139a或139b的与弯曲部分bp对应的突出部分pp接触。
62.第一导线149a和149b可包括各种导电材料。如图3a和图3b所示，在实施方式中，第一导线149a和149b中的每一个可包括第一导电金属屏障层143、金属层145和第二导电金属屏障层147。第一导电金属屏障层143可沿着接触结构139a或139b的突出部分pp的与第一导电金属屏障层143对应的表面和第一绝缘层131的表面延伸。例如，金属层145可包括诸如铝的金属并且可形成在第一导电金属屏障层143上。第二导电金属屏障层147可形成在金属层145上并且可由各种材料制成。在实施方式中，第二导电金属屏障层147可被配置成氮化钛层。
63.第一结合绝缘层141可延伸以覆盖第一导线149a和149b中的每一个的水平部分hp。第一导线149a和149b中的每一个的弯曲部分bp的面向第三方向d3的表面bs2未被第一结合绝缘层141覆盖，而是可直接结合到第二半导体结构s2。
64.第二半导体结构s2可包括第二导线bl和csl、与第二导线bl和csl交叠的源极线sl、设置在源极层sl与第二导线bl和csl之间的第二电路结构c2、连接到第二导线bl和csl的焊盘触点190a和190b、经由焊盘触点190a和190b连接到第二导线csl的导电结合焊盘199a和199b以及结合到第一结合绝缘层141的第二结合绝缘层193。
65.第二导线bl和csl可包括参照图2描述的位线bl和公共源极线csl。第二电路结构c2可连接到位线bl和公共源极线csl。位线bl和公共源极线csl中的每一个可由各种导电材料形成。例如，在实施方式中，位线bl和公共源极线csl可包括导电金属屏障层183和金属层185。
66.第二电路结构c2可包括存储器结构、第一源极触点sct1、第二源极触点sct2和位线触点bct。如参照图2所描述的，存储器结构可包括栅极层叠结构gst1和gst2、沟道结构ch以及存储器层ml。
67.栅极层叠结构gst1和gst2中的每一个的源极选择线ssl、字线wl和漏极选择线dsl可包括各种导电材料。例如，在实施方式中，源极选择线ssl可被配置成诸如掺杂硅层的掺
杂半导体层。字线wl和漏极选择线dsl可由相同的导电材料形成。在实施方式中，字线wl和漏极选择线dsl中的每一个可包括金属层153和导电金属屏障层151，其中，金属层153可设置在沿第三方向d3彼此相邻的层间绝缘层ild之间。导电金属屏障层151可设置在沟道结构ch的各个侧壁与金属层153之间，并且在金属层153和层间绝缘层ild之间延伸。
68.各个沟道结构ch可包括芯绝缘层co和沟道层cl，其中，沟道层cl可穿透与沟道层cl对应的栅极层叠结构gst1或gst2，并且可在第三方向d3上比栅极层叠结构gst1或gst2突出更远。在实施方式中，沟道层cl可包括硅层。芯绝缘层co可填充沟道结构ch的中央区域的与芯绝缘层co对应的一部分。沟道结构ch的中央区域的另一部分可利用覆盖图案cap填充。
69.覆盖图案cap可设置在位线触点bct和芯绝缘层co之间，并且可被配置成掺杂半导体层。在实施方式中，覆盖图案cap可包括掺杂有n型杂质的掺杂硅层。
70.各个存储器层ml可设置在沟道层cl与栅极层叠结构gst1或gst2之间。各个存储器层ml可包括围绕沟道层cl的侧壁的第一阻挡绝缘层bi1、在第一阻挡绝缘层bi1与沟道层cl之间的数据存储层dl以及在数据存储层dl与沟道层cl之间的隧道绝缘层ti。
71.第二阻挡绝缘层bi2可围绕存储器层ml的侧壁。第二阻挡绝缘层bi2可包括介电常数高于第一阻挡绝缘层bi1的介电常数的绝缘材料。第二阻挡绝缘层bi2可在层间绝缘层ild与源极选择线ssl、字线wl和漏极选择线dsl中的每一个之间延伸。
72.第一阻挡绝缘层bi1和第二阻挡绝缘层bi2可防止电荷由于隧穿而被引入到源极选择线ssl、字线wl和漏极选择线dsl的现象。例如，在实施方式中，第一阻挡绝缘层bi1可包括氧化硅层，第二阻挡绝缘层bi2可包括诸如氧化铝层或氧化铪层的金属氧化物层，但不限于此。
73.数据存储层dl的形成在字线wl与沟道层cl的交叉部分处的部分区域可用作数据存储区域。在实施方式中，数据存储层dl可被配置成能够存储利用福勒-诺德汉姆(fowler-nordheim)隧穿改变的数据的材料层。材料层可包括可捕获电荷的氮化物层。
74.隧道绝缘层ti可包括电荷可隧穿的绝缘材料，例如氧化硅层。
75.第一源极触点sct1可由各种导电材料形成。在实施方式中，第一源极触点sct1可包括导电金属屏障层163和金属层165。第一源极触点sct1可穿透设置在栅极层叠结构gst1和gst2之间的第二绝缘层161，并且平行于沟道结构ch延伸。第一源极触点sct1可设置在栅极层叠结构gst1和gst2之间，并且在第三方向d3上延伸。第二绝缘层161可延伸以覆盖层叠结构gst1和gst2中的每一个的面向位线bl和公共源极线csl的表面。
76.至少一个绝缘层可进一步设置在位线bl和第二绝缘层161之间。在实施方式中，第三绝缘层171和第四绝缘层177可设置在位线bl和第二绝缘层161之间。第三绝缘层171和第四绝缘层177可在第二绝缘层161和公共源极线csl之间延伸。
77.各个位线触点bct可穿透第二绝缘层161、第三绝缘层171和第四绝缘层177以连接到与之对应的覆盖层cap和沟道层cl。各个位线触点bct可将沟道层cl和与之对应的位线bl彼此电连接。在实施方式中，各个位线触点bct可包括第一接触插塞170a和第二接触插塞180a。第一接触插塞170a可包括穿透第二绝缘层161和第三绝缘层171的导电金属屏障层173a和金属层175a。第二接触插塞180a可包括穿透第四绝缘层177的导电金属屏障层179a和金属层181a。位线bl可经由第一接触插塞170a和第二接触插塞180a连接到沟道结构ch。
78.如图3b所示，第二源极触点sct2可穿透第三绝缘层171和第四绝缘层177以连接到
第一源极触点sct1和公共源极线csl。第二源极触点sct2可将第一源极触点sct1和公共源极线csl彼此电连接。在实施方式中，第二源极触点sct2可包括第三接触插塞170b和第四接触插塞180b。第三接触插塞170b可包括穿透第三绝缘层171的导电金属屏障层173b和金属层175b。第四接触插塞180b可包括穿透第四绝缘层177的导电金属屏障层179b和金属层181b。公共源极线csl可经由第三接触插塞170b和第四接触插塞180b连接到第一源极触点sct1。公共源极线csl可经由第一源极触点sct1和第二源极触点sct2连接到源极层sl。
79.源极层sl可在第一方向d1和第二方向d2上延伸。源极层sl可与沟道层cl的部分区域和第一源极触点sct1接触。沟道层cl的与源极层sl接触的部分区域可以是从沟道层cl的被栅极层叠结构gst1和gst2围绕的部分区域延伸到源极层sl的内部的部分。
80.焊盘触点190a和190b可穿透第五绝缘层187。例如，第五绝缘层187可设置在第二结合绝缘层193和位线bl之间，并且可在第二结合绝缘层193和公共源极线csl之间延伸。
81.焊盘触点190a和190b可由各种导电材料形成。例如，在实施方式中，焊盘触点190a和190b中的每一个可包括导电金属屏障层189和金属层191。焊盘触点190a和190b可包括连接到位线bl的第一焊盘触点190a和连接到公共源极线csl的第二焊盘触点190b。
82.导电结合焊盘199a和199b可穿透第二结合绝缘层193。导电结合焊盘199a和199b可由诸如导电金属屏障层195和金属层197的各种导电材料形成。导电金属屏障层195可设置在金属层197和第二结合绝缘层193之间，并且可沿着金属层197的面向对应位线bl或对应公共源极线csl的表面延伸。
83.金属层197可包括各种金属。导电结合焊盘199a和199b中的每一个的金属层197可结合到与之对应的第一导线149a或149b的弯曲部分bp。
84.在实施方式中，导电结合焊盘199a和199b中的每一个的金属层197可结合到与之对应的第一导线149a或149b的第二导电金属屏障层147。在实施方式中，金属层197可包括铜，并且第二导电金属屏障层147可包括氮化钛层。因此，导电结合焊盘199a和199b与第一导线149a和149b的弯曲部分bp之间的结合结构可被配置成铜与氮化钛层之间的结合结构。然而，金属层197和第二导电金属屏障层147不限于铜和氮化钛层。
85.导电结合焊盘199a和199b可包括第一导电结合焊盘199a和第二导电结合焊盘199b。第一导电结合焊盘199a可经由第一焊盘触点190a连接到位线。第二导电结合焊盘199b可经由第二焊盘触点190b连接到公共源极线csl。
86.第一结合绝缘层141和第二结合绝缘层187可由各种绝缘材料制成。例如，在实施方式中，第一结合绝缘层141和第二结合绝缘层187可包括氧化硅层、掺杂有碳的氮化硅层等。
87.第一导线149a和149b的各个弯曲部分bp的宽度可比与之对应的导电结合焊盘199a或199b的宽度宽。导电结合焊盘199a或199b的金属层197可包括面向与结合层197对应的弯曲部分bp的结合表面bs1。当弯曲部分bp的面向第三方向d3的表面bs2形成为比结合表面bs1宽时，金属层197的整个结合表面bs1可与金属层197所对应的弯曲部分bp接触。因此，可减轻或防止金属层197的结合表面bs1与第二结合绝缘层187接触的现象。通过考虑金属从金属层197扩散的现象，第一结合绝缘层141和第二结合绝缘层187的性质不受限制，并且选择第一结合绝缘层141和第二结合绝缘层187的性质的范围可变宽。由于可减轻或防止金属层197的结合表面bs1与第二结合绝缘层187接触的现象，所以第一结合绝缘层141和第二
结合绝缘层187中的每一个可由氧化硅层而非扩散屏障形成。
88.尽管附图中未示出，在另一实施方式中，金属层197的结合表面bs1可形成为比弯曲部分bp的表面bs2宽，并且金属层197可与第一结合绝缘层141接触。在这种情况下，第一结合绝缘层141形成为掺杂有碳的氮化硅层，使得可通过第一结合绝缘层141阻挡金属从金属层197扩散。
89.形成第一半导体结构s1的工艺和形成第二半导体结构的工艺不连续，而是可单独地执行，因此提供制造上的灵活性。因此，在形成第二半导体结构s2的第二电路结构c2的工艺中生成的热对第一半导体结构s1的第一电路结构c1没有影响，因此由于热而引起半导体存储器装置的缺陷可减少。
90.图4a至图4g是例示根据本公开的实施方式的形成第一半导体结构的工艺的截面图。图4a至图4g例示了设置有图1所示的外围电路40的页缓冲器37的第一区域r1和设置有图1所示的外围电路40的源极线驱动器39的第二区域r2的截面图。
91.图4a例示了示出形成第一电路结构的工艺的截面图。
92.参照图4a，第一电路结构可被配置成外围电路结构。在实施方式中，外围电路结构可包括构成页缓冲器的第一晶体管217a、构成源极线驱动器的第二晶体管217b以及连接到第一晶体管217a和第二晶体管217b的互连件223。
93.形成配置成外围电路结构的第一电路结构的工艺可包括形成第一晶体管217a和第二晶体管217b的工艺以及形成连接到第一晶体管217a和第二晶体管217b并被掩埋在下绝缘结构221中的互连件223的工艺。
94.形成第一晶体管217a和第二晶体管217b的工艺可包括形成分隔第一基板201的有源区域的隔离层203的工艺、在各个有源区域中在第一基板201上形成栅极绝缘层213和栅电极215的层叠结构的工艺以及注入杂质以使得在有源区域中在栅电极215的两侧限定结211的工艺。第一基板201可在彼此交叉的轴线面向的第一方向d1和第二方向d2上延伸。
95.如图4a所示，各个互连件223可包括在与朝着第一基板201的方向相反的第三方向d3上层叠的导电图案。第三方向d3可以是与第一基板201的表面正交的垂直方向。各个互连件223的导电图案可形成为各种结构。下绝缘结构221可包括在第三方向d3上层叠的至少两个绝缘层。
96.图4b至图4d例示了示出形成包括突出部分的接触结构的工艺的截面图。
97.参照图4b，可在配置成外围电路结构的第一电路结构上形成第一绝缘层225。随后，可在第一绝缘层225上形成牺牲层227。牺牲层227可包括相对于第一绝缘层225具有蚀刻选择性的材料。在实施方式中，第一绝缘层225可包括氧化硅层，牺牲层227可包括氮化硅层，但不限于此。
98.参照图4c，可形成开口231a和231b以穿透牺牲层227和第一绝缘层225。开口231a和231b可包括暴露互连件223当中的连接到第一晶体管217a的互连件的第一开口231a以及暴露互连件223当中的连接到第二晶体管217b的互连件的第二开口231b。
99.随后，可形成接触结构237a和237b以填充第一开口231a和第二开口231b。在实施方式中，例如，形成接触结构237a和237b的工艺可包括沿着第一开口231a和第二开口231b的表面形成导电金属屏障层233的工艺、在导电金属屏障层233上形成填充第一开口231a和第二开口231b的中央区域的金属层235的工艺以及将金属层235和导电金属屏障层233平坦
化以使得牺牲层227暴露的工艺。
100.接触结构237a可经由互连件223当中的连接到第一晶体管217a的互连件连接到第一晶体管217a，并且接触结构237b可经由互连件223当中的连接到第二晶体管217b的互连件连接到第二晶体管271b。
101.参照图4d，可通过选择性地去除图4c所示的牺牲层227来暴露第一绝缘层225。因此，由于接触结构237a和237b与第一绝缘层225之间的高度差，可限定凹凸结构(unevenness structure)。更具体地，接触结构237a和237b中的每一个可包括穿透第一绝缘层225的穿透部分p1以及从穿透部分p1在第三方向d3上延伸的突出部分p2。接触结构237a和237b中的每一个的突出部分p2可在第三方向上比设置第一绝缘层225的表面的高度突出更远。
102.图4e和图4f例示了示出形成第一导线的工艺的截面图。
103.参照图4e，可沿着由第一绝缘层225以及接触结构237a和237b中的每一个的突出部分p2限定的凹凸结构的表面形成导电层240。导电层240可具有与由第一绝缘层225和接触结构237a和237b限定的凹凸结构对应的凹凸结构。
104.如图4e所示，在实施方式中，形成导电层240的工艺可包括形成第一导电金属屏障层241的工艺、形成金属层243的工艺以及形成第二导电金属屏障层245的工艺。第一导电金属屏障层241可与第一绝缘层225的表面以及接触结构237a和237b中的每一个的突出部分p2的表面接触，并且可沿着第一绝缘层225的表面以及接触结构237a和237b中的每一个的突出部分p2的表面延伸。可在第一导电金属屏障层241上形成金属层243，并且可在金属层243上形成第二导电金属屏障层245。
105.随后，可在导电层240上形成掩模图案251。掩模图案251可以是使用光刻工艺形成的光致抗蚀剂图案。
106.参照图4f，可使用图4e所示的掩模图案251作为蚀刻屏障通过蚀刻工艺来蚀刻图4e所示的导电层240的第一导电金属屏障层241、金属层243和第二导电金属屏障层245。因此，可限定彼此间隔开的第一导线240a和240b。
107.如图4f所示，第一导线240a和240b中的每一个可包括弯曲部分p3和水平部分p4。弯曲部分p3可与接触结构237a或237b的对应于弯曲部分p3的突出部分p2接触，并且朝着第三方向d3比水平部分p4突出更远。弯曲部分p3可具有与突出部分p2对应的弯曲形状。水平部分p4可从弯曲部分p3延伸到第一绝缘层225上。
108.图4g例示了示出在形成第一导线之后继续的后续工艺的截面图。
109.参照图4g，可形成覆盖第一导线240a和240b的第一结合绝缘层261，其中，第一导线240a和240b中的每一个的水平部分p4可被第一结合绝缘层261覆盖。
110.随后，可通过平坦化工艺将第一结合绝缘层261的表面平坦化，使得第一导线240a和240b中的每一个的弯曲部分p3可暴露。
111.图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a和图10b是例示根据本公开的实施方式的形成第二半导体结构的工艺的截面图。第二半导体结构可被配置成包括参照图3a和图3b描述的存储器结构的第二电路结构。类似于图3a，图5a、图6a、图7a、图8a、图9a和图10a例示了沿着位线的延伸方向截取的工艺截面图。类似于图3b，图5b、图6b、图7b、图8b、图9b和图10b例示了沿着公共源极线的延伸方向截取的工艺截面图。
112.图5a和图5b以及图6a和图6b是例示根据本公开的实施方式的形成第二电路结构的存储器结构的工艺的截面图。
113.参照图5a和图5b，可在可由硅制成的第二基板301上形成蚀刻停止层303。蚀刻停止层303可包括相对于第二基板301具有蚀刻选择性的材料。在实施方式中，蚀刻停止层303可包括氮化硅层。
114.随后，可在蚀刻停止层303上层叠第一层间绝缘层305和导电层307，并且可在导电层307上交替地层叠第二层间绝缘层311和牺牲层313。
115.随后，可形成沟道孔315。沟道孔315可穿透第二层间绝缘层311、牺牲层313、导电层307、第一层间绝缘层305和蚀刻停止层303，并且可延伸到第二基板301的内部。
116.随后，可在各个沟道孔315中形成存储器层320、沟道结构330和覆盖图案339。
117.如图5a所示，形成存储器层320的工艺可包括在各个沟道孔315的表面上形成第一阻挡绝缘层321的工艺、在第一阻挡绝缘层321上形成数据存储层323的工艺以及在数据存储层323上形成隧道绝缘层325的工艺。隧道绝缘层325、数据存储层323和第一阻挡绝缘层321可由与参照图3a和图3b描述的隧道绝缘层ti、数据存储层dl和第一阻挡绝缘层bi1相同的材料形成。
118.形成沟道结构330的工艺可包括在存储器层320的表面上形成沟道层331的工艺以及在沟道层331上形成芯绝缘层333的工艺。沟道层331可由诸如硅层的半导体层形成。
119.形成覆盖图案339的工艺可包括去除芯绝缘层333的一部分以使得各个沟道孔315的一部分敞开的工艺以及利用覆盖图案339填充各个沟道孔315的该部分的工艺。覆盖图案339可包括掺杂半导体层。例如，在实施方式中，覆盖图案339可包括掺杂有n型杂质的掺杂硅层。
120.随后，如图5a和图5b所示，可通过蚀刻第二层间绝缘层311和牺牲层313来形成穿透第二层间绝缘层311和牺牲层313的狭缝341。在第二层间绝缘层311和牺牲层313被蚀刻时，导电层307可用作蚀刻停止层。
121.参照图6a和图6b，可通过狭缝341选择性地去除牺牲层313。因此，第二层间绝缘层311之间的水平空间可敞开。
122.随后，可沿着各个水平空间的表面形成第二阻挡绝缘层343。第二阻挡绝缘层343可包括介电常数高于第一阻挡绝缘层321的介电常数的绝缘层。在实施方式中，第二阻挡绝缘层343可包括诸如氧化铝层或氧化铪层的金属氧化物层，但不限于此。
123.随后，可分别利用第一导电图案349填充各个水平空间。在实施方式中，形成第一导电图案349的工艺可包括通过狭缝341沿着各个水平空间的表面形成导电金属屏障层345的工艺、在导电金属屏障层345上形成金属层347的工艺以及去除狭缝341中的导电金属屏障层345和金属层347的工艺。可在第二阻挡绝缘层343上形成导电金属屏障层345。
124.随后，可通过狭缝341蚀刻图5a和图5b所示的导电层307和第一层间绝缘层305。因此，可形成狭缝延伸部分341e。狭缝延伸部分341e可从狭缝341延伸并且可暴露蚀刻停止层303。图5a和图5b所示的导电层307可被狭缝延伸部分341e隔离成第一导电图案307p。
125.通过参照图5a和图5b以及图6a和图6b描述的工艺，可限定存储器结构，该存储器结构包括：栅极层叠结构350，其包括第一层间绝缘层305和第二层间绝缘层311以及第一导电图案349和第二导电图案307p；沟道层331，其穿透栅极层叠结构350和蚀刻停止层303并
且延伸到基板301的内部；以及存储器层320，其沿着沟道层331的面向第二基板301的表面和沟道层331的侧壁延伸。形成存储器结构的工艺不限于上面参照图5a和图5b以及图6a和图6b描述的实施方式。尽管附图中未示出，在另一实施方式中，例如，形成存储器结构的工艺可包括形成在蚀刻停止层303上交替地层叠的层间绝缘层和导电图案的工艺、形成穿透层间绝缘层和导电图案的沟道孔的工艺、在各个沟道孔中形成存储器层和沟道层的工艺以及形成将层间绝缘层和导电图案隔离成栅极层叠结构的狭缝的工艺。
126.图7a和图7b以及图8a和图8b是例示根据本公开的实施方式的形成位线触点和源极触点的工艺的截面图。
127.参照图7a和图7b，可利用第二绝缘层361填充图6a和图6b所示的狭缝341和狭缝延伸部分341e。第二绝缘层361可延伸以覆盖栅极层叠结构350。
128.随后，可形成第一源极触点367，其穿透第二绝缘层361和蚀刻停止层303。第一源极触点367可通过第二绝缘层361与栅极层叠结构350绝缘。
129.如图7a和图7b所示，在实施方式中，形成第一源极触点367的工艺可包括蚀刻第二绝缘层361和蚀刻停止层303以使得限定暴露第二基板301的沟槽的工艺、沿着通过沟槽暴露的第二绝缘层361和蚀刻停止层303的侧壁以及第二基板301的表面形成导电金属屏障层363的工艺、在导电金属屏障层363上形成填充沟槽的金属层365的工艺以及将导电金属屏障层363和金属层365的表面平坦化以使得第二绝缘层361暴露的工艺。
130.参照图8a和图8b，可形成覆盖第一源极触点367的至少一个绝缘层以及穿透所述至少一个绝缘层的触点389a和389b。触点389a和389b可包括分别与沟道结构330交叠的位线触点389a以及与第一源极触点367交叠的第二源极触点389b。
131.各个位线触点389可延伸以穿透第二绝缘层361，并且可连接到覆盖图案330和沟道层331。第二源极触点389b可连接到第一源极触点367。
132.如图8a和图8b所示，在实施方式中，形成位线触点389a和源极触点389b的工艺可包括形成覆盖第一源极触点367和第二绝缘层361的第三绝缘层371的工艺、形成穿透第三绝缘层371和第二绝缘层361中的至少一个并且分别与沟道结构330和第一源极触点367交叠的第一开口370a和370b的工艺、在第一开口370a和370b中的每一个中形成导电金属屏障层373和金属层375的工艺、将导电金属屏障层373和金属层375平坦化以使得第三绝缘层371暴露的工艺、在第三绝缘层371上形成第四绝缘层381的工艺、形成穿透第四绝缘层381并且分别与沟道结构330和第一源极触点367交叠的第二开口380a和380b的工艺、在第二开口380a和380b中的每一个中形成导电金属屏障层383和金属层385的工艺以及将导电金属屏障层383和金属层385平坦化以使得第四绝缘层381暴露的工艺。
133.图9a和图9b是例示根据本公开的实施方式的形成第二导线的工艺的截面图。
134.参照图9a和图9b，可在第四绝缘层381上形成彼此间隔开的第二导线395a和395b。第二导线395a和395b可包括与位线触点389a接触的位线395a以及与第二源极触点389b接触的公共源极线395b。
135.例如，在实施方式中，位线395a和公共源极线395b中的每一个可包括导电金属屏障层391以及在导电金属屏障层391上的金属层393。
136.图10a和图10b是例示在形成第二导线之后继续的后续工艺的实施方式的截面图。
137.参照图10a和图10b，可形成第五绝缘层396，第五绝缘层396覆盖位线395a和公共
源极线395b。随后，可形成焊盘触点399a和399b，焊盘触点399a和399b穿透第五绝缘层396，并且可包括连接到位线395a的第一焊盘触点399a和连接到公共源极线395b的第二焊盘触点399b。第一焊盘触点399a和第二焊盘触点399b中的每一个可包括导电金属屏障层397和金属层398。
138.随后，可形成第二结合绝缘层401以覆盖第一焊盘触点399a和第二焊盘触点399b。第二结合绝缘层401可延伸到第五绝缘层396上。
139.随后，可形成导电结合焊盘407a和407b，导电结合焊盘407a和407b穿透第二结合绝缘层401。导电结合焊盘407a和407b可包括与第一焊盘触点399a接触的第一导电结合焊盘407a以及与第二焊盘触点399b接触的第二导电结合焊盘407b。第一导电结合焊盘407a和第二导电结合焊盘407b中的每一个可包括导电金属屏障层403和金属层405(可包括铜)。
140.图11a和图11b是例示根据本公开的实施方式的第一半导体结构和第二半导体结构的结合工艺的截面图。第一半导体结构可通过参照图4a至图4g描述的连续工艺提供。第二半导体结构可通过参照图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a和图10b描述的连续工艺提供。图11a例示了第一半导体结构的第一区域和与第一半导体结构的第一区域交叠的第二半导体结构的截面，图11b例示了第一半导体结构的第二区域r2和与第一半导体结构的第二区域交叠的第二半导体结构的截面。
141.参照图11a和图11b，第二半导体结构的第二结合绝缘层401可结合到第一半导体结构的第一结合绝缘层261，并且第二半导体结构的第一导电结合焊盘407a和第二导电结合焊盘407b可分别结合到第一半导体结构的第一导线240a和240b的弯曲部分p3。例如，在实施方式中，第一导电结合焊盘407a和第二导电结合焊盘407b中的每一个的金属层405可结合到第一导线240a和240b中的每一个的第二导电金属屏障层245。
142.图12a、图12b、图13a、图13b、图14a和图14b是例示在结合工艺之后继续的后续工艺的实施方式的截面图。图12a、图13a和图14a是例示第一半导体结构的第一区域r1和与第一半导体结构的第一区域r1交叠的第二半导体结构的截面的工艺截面图，图12b、图13b和图14b是例示第一半导体结构的第二区域r2和与第一半导体结构的第二区域r2交叠的第二半导体结构的截面的工艺截面图。
143.参照图12a和图12b，可选择性地去除图11a和图11b所示的第二基板301，使得蚀刻停止层303、存储器层320的第一阻挡绝缘层321和第一源极触点367可暴露。
144.参照图13a和图13b，可去除图12a和图12b所示的蚀刻停止层303和存储器层320的部分区域，其中，第一层间绝缘层305和沟道层331的部分区域可暴露。
145.在实施方式中，可通过回蚀工艺去除图12a所示的第一阻挡绝缘层321的暴露区域，从而暴露数据存储层323。在第三方向d3上比图12a所示的蚀刻停止层303突出更远的数据存储层323的部分区域可暴露。
146.随后，可去除配置成氮化硅层的蚀刻停止层303和数据存储层323的暴露的部分区域。因此，在第三方向d3上比图12a所示的栅极层叠结构350突出更远的隧道绝缘层325的部分区域可暴露。随后，可去除隧道绝缘层325的暴露的部分区域。可去除在第三方向d3上比图12a所示的栅极层叠结构350突出更远的第一阻挡绝缘层321的部分区域。
147.参照图14a和图14b，可形成源极层411以与沟道层331的暴露区域和第一源极触点367的暴露区域接触。源极层411可包括掺杂半导体层。源极层411可包括n型杂质和p型杂质
中的至少一种。在实施方式中，源极层411可包括掺杂有n型杂质的掺杂硅层。
148.图15是例示根据本公开的实施方式的结合结构的截面图。图3a和图3b所示的设置在第一电路结构c1和第二电路结构c2之间的组件可由图15所示的组件代替。
149.参照图15，结合结构可包括：第一结合结构，其配置有彼此结合的第一结合绝缘层251’和第二结合绝缘层401’；以及第二结合结构，其配置有彼此结合的第一导线240’和导电结合焊盘407’。
150.如参照图3a和图3b描述的，第一导线240’可与第一绝缘层233’和穿透第一绝缘层233’的接触结构237’交叠。
151.如参照图3a和图3b描述的，接触结构237’可在第三方向d3上比第一绝缘层233’突出更远。如参照图3a和图3b描述的，第一导线240’可包括在第一绝缘层233’上的水平部分hp’以及从水平部分hp’延伸并围绕接触结构237’的突出部分的弯曲部分bp’。
152.如图15所示，第一导线240’可包括第一导电金属屏障层241’和在第一导电金属屏障层241’上的金属层243’以及在金属层243’上的第二导电金属屏障层245’。金属层243’可穿透第二导电金属屏障层245’，并且可结合到导电结合焊盘407’。为了提供这种结构，在执行参照图4a至图4g描述的工艺之后，可将第二导电金属屏障层245’平坦化，使得与接触结构237’交叠的金属层243’暴露。
153.例如，如参照图3a和图3b描述的，导电结合焊盘407’可包括导电金属屏障层405’和金属层403’。导电结合焊盘407’的金属层403’可结合到第一导线240’的金属层243’。
154.在实施方式中，第一导线240’的金属层243’可包括铝，并且导电结合焊盘407’的金属层403’可包括铜。因此，导电结合焊盘407’与第一导线204’的弯曲部分bp’之间的第二结合结构可被配置成铜与铝之间的结合结构。
155.第一导线240’的金属层243’可具有面向导电结合焊盘407’的第一结合表面bs1’，并且导电结合焊盘407’的金属层403’可具有面向第一导线240’的第二结合表面bs2’。第一结合表面bs1’可形成为比第二结合表面bs2’宽。当第一结合表面bs1’形成为比第二结合表面bs2’宽时，第一结合表面bs1’的一部分可与第二结合绝缘层401’接触。第二结合绝缘层401’可由掺杂有碳的氮化硅层形成，以使得可通过第二结合绝缘层401’减轻或防止金属从第一导线240’的金属层243’扩散。
156.如图15所示，导电结合焊盘407’可穿透第二结合绝缘层401’，并且与焊盘触点399’接触。焊盘触点399’可穿透第二导线395’与第二结合绝缘层401’之间的绝缘层396’，并且可将导电结合焊盘407’和第二导线395’彼此电连接。
157.图16a和图16b是示意性地例示根据本公开的实施方式的第一半导体结构和第二半导体结构之间的结合结构的截面图。
158.参照图16a，第一半导体结构s1a可包括第一电路结构510、连接到第一电路结构510的第一接触结构525、经由第一接触结构525连接到第一电路结构510的第一导线530、连接到第一导线530的焊盘触点545以及经由焊盘触点545连接到第一导线530的导电结合焊盘555。
159.如图16a和图16b所示，第二半导体结构s2a可包括第二电路结构560、连接到第二电路结构560的第二接触结构575以及经由第二接触结构575连接到第二电路结构560的第二导线580。
160.第一半导体结构s1a和第二半导体结构s2a可通过配置有彼此结合的第一结合绝缘层550和第二结合绝缘层590的第一结合结构以及配置有彼此结合的导电结合焊盘555和第二导线580的第二结合结构彼此结合。
161.第一半导体结构s1a的第一电路结构510可与第二半导体结构560的第二电路结构560交叠。第一半导体结构s1a的第一接触结构523、第一导线530、焊盘触点545和导电结合焊盘555可设置在第一电路结构510和第二电路结构560之间。第二半导体结构s2a的第二接触结构575和第二导线580可设置在第二电路结构560和第一导线530之间。
162.第一半导体结构s1a的第一电路结构510和第二半导体结构s2a的第二电路结构560可包括不同的结构或相同的结构。例如，在实施方式中，第一电路结构510和第二电路结构560中的一个可包括存储器结构，第一电路结构510和第二电路结构560中的另一个可包括用于控制存储器结构的操作的外围电路结构。在另一实施方式中，例如，第一电路结构510和第二电路结构560中的一个可包括第一存储器结构，第一电路结构510和第二电路结构560中的另一个可包括第二存储器结构。外围电路结构可包括参照图3a和图3b描述的晶体管tr1和tr2以及互连件123。存储器结构、第一存储器结构和第二存储器结构中的每一个可包括参照图3a和图3b描述的栅极层叠结构gst、沟道结构ch和存储器层ml。
163.如图16a所示，第一半导体结构s1a的第一接触结构525可穿透设置在第一电路结构510和第一导线530之间的第一绝缘层520，以将第一电路结构510和第一导线530彼此电连接。
164.第二半导体结构s2a的第二接触结构575可穿透设置在第二电路结构560和第二导线580之间的第二绝缘层570，以将第二电路结构560和第二导线580彼此电连接。第二接触结构575可包括朝着第一导线530比第二绝缘层570突出更远的区域。
165.第二半导体结构s2a的第二导线580可包括朝着第一导线530突出的弯曲部分。第二导线580的弯曲部分可具有沿着第二接触结构575的突出区域的表面弯曲的形状。第二导线580的弯曲部分可结合到导电结合焊盘555，以构成第二结合结构。
166.第一半导体结构s1a的焊盘触点545可穿透第一结合绝缘层550和第一导线530之间的第三绝缘层540，以将第一导线530和导电结合焊盘555彼此电连接。
167.参照图16b，第一半导体结构s1b可包括第一电路结构610、连接到第一电路结构610的第一接触结构625以及经由第一接触结构625连接到第一电路结构610的第一导线630。
168.第二半导体结构s2b可包括第二电路结构660、连接到第二电路结构660的第二接触结构675以及经由第二接触结构675连接到第二电路结构660的第二导线680。
169.随后，第一半导体结构s1b和第二半导体结构s2b可通过配置有彼此结合的第一结合绝缘层640和第二结合绝缘层690的第一结合结构以及配置有彼此结合的第一导线630和第二导线680的第二结合结构彼此结合。
170.因此，第一半导体结构s1b的第一电路结构610可与第二半导体结构s2b的第二电路结构660交叠。第一半导体结构s1b的第一接触结构625和第一导线630以及第二半导体结构s2b的第二接触结构675和第二导线680可设置在第一电路结构610和第二电路结构660之间。
171.第一半导体结构s1b的第一电路结构610和第二半导体结构s2b的第二电路结构
660可包括不同的结构或相同的结构。例如，在实施方式中，第一电路结构610和第二电路结构660中的一个可包括存储器结构，第一电路结构610和第二电路结构660中的另一个可包括用于控制存储器结构的操作的外围电路结构。另选地，在另一实施方式中，第一电路结构610和第二电路结构660中的一个可包括第一存储器结构，第一电路结构610和第二电路结构660中的另一个可包括第二存储器结构。外围电路结构可包括参照图3a和图3b描述的晶体管tr1和tr2以及互连件123。存储器结构、第一存储器结构和第二存储器结构中的每一个可包括参照图3a和图3b描述的栅极层叠结构gst、沟道结构ch和存储器层ml。
172.第一半导体结构s1b的第一接触结构625可穿透设置在第一电路结构610和第一导线630之间的第一绝缘层620，以将第一电路结构610和第一导线630彼此电连接。第一接触结构625可包括朝着第二导线680比第一绝缘层620突出更远的突出部分。第一半导体结构s1b的第一导线630可包括朝着第二导线680突出的弯曲部分。第一导线630的弯曲部分可具有沿着第一接触结构625的突出部分的表面弯曲的形状。
173.第二半导体结构s2b的第二接触结构675可穿透设置在第二电路结构660和第二导线680之间的第二绝缘层670，以将第二电路结构660和第二导线680彼此电连接。第二接触结构675可包括朝着第一导线630比第二绝缘层670突出更远的突出部分。第二半导体结构s2b的第二导线680可包括朝着第一导线630突出的弯曲部分。第二导线680的弯曲部分可具有沿着第二接触结构675的突出区域的表面弯曲的形状。
174.第一结合绝缘层640和第二结合绝缘层690可设置在第一导线630和第二导线680之间。设置在第一导线630和第二结合绝缘层690之间的第一结合绝缘层640可被第一导线630的弯曲部分穿透。设置在第二导电层680和第一结合绝缘层640之间的第二结合绝缘层690可被第二导线680的弯曲部分穿透。第一导线630的弯曲部分和第二导线680的弯曲部分可彼此结合，以构成第二结合结构。
175.图17是例示根据本公开的实施方式的存储器系统的配置的框图。
176.参照图17，存储器系统1100包括存储器装置1120和存储控制器1110。
177.存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。存储器装置1120可包括通过结合结构彼此结合的第一电路结构和第二电路结构。第一导线和第二导线可被插置在第一电路和第二电路之间，其中，第一导线可连接到第一电路结构，并且第二导线可连接到第二电路结构。第一导线和第二导线中的一个可包括朝着另一个突出的弯曲部分，并且该弯曲部分可构成结合结构。第一电路结构和第二电路结构中的每一个可被配置成存储器结构或外围电路结构。
178.存储控制器1110控制存储器装置1120，并且可包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111用作cpu 1112的操作存储器，cpu 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并纠正包括在从存储器装置1120读取的数据中的错误。存储器接口1115与存储器装置1120接口。存储控制器1110还可包括用于存储用于与主机接口的代码数据等的只读存储器(rom)。
179.如上所述配置的存储器系统1100可以是存储卡或固态驱动器(ssd)，其中存储器装置1120与存储控制器1110组合。例如，当存储器系统1100是ssd时，存储控制器1100可通
过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata(sata)协议、并行ata(pata)协议、小型计算机系统接口(scsi)协议、增强小型磁盘接口(esdi)协议和集成驱动电子设备(ide)协议的各种接口协议中的一种来与外部(例如，主机)通信。
180.图18是示出根据本公开的实施方式的计算系统的配置的框图。
181.参照图18，计算系统1200可包括电连接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动dram等。
182.存储器系统1210可配置有存储器装置1212和存储控制器1211。
183.存储器装置1212可包括通过结合结构彼此结合的第一电路结构和第二电路结构。第一导线和第二导线可被插置在第一电路和第二电路之间，使得第一导线可连接到第一电路结构，并且第二导线可连接到第二电路结构。第一导线和第二导线中的一个可包括朝着另一个突出的弯曲部分，并且该弯曲部分可构成结合结构。第一电路结构和第二电路结构中的每一个可被配置成存储器结构或外围电路结构。
184.存储控制器1211可按照与参照图17描述的存储控制器1100相同的方式配置。
185.根据本公开，单独形成的电路结构彼此结合，从而可防止由于在形成多个电路结构中的任一个的工艺中生成的热而在另一电路结构中发生缺陷的现象。因此，半导体存储器装置的缺陷可减少，进而半导体存储器装置的操作可靠性可改进。
186.根据本公开，用于传输信号的导线的部分区域突出并且用作结合区域，以使得导线可用作结合构件。
187.相关申请的交叉引用
188.本技术要求2020年11月18日提交于韩国知识产权局的韩国专利申请号10-2020-0154975的优先权，其完整公开通过引用并入本文。