制造多个纳米层晶体管以增强多重堆叠CFET性能的方法与流程

制造多个纳米层晶体管以增强多重堆叠cfet性能的方法
1.相关申请的交叉引用
2.本技术要求于2019年10月3日提交的名称为“method of making multiple nano layer transistors to enhance a multiple stack cfet performance[制造多个纳米层晶体管以增强多重堆叠cfet性能的方法]”的美国非临时专利申请号16/592,519的权益和优先权，该美国非临时专利申请的全部内容通过引用并入本文。
技术领域
[0003]
本披露内容涉及使用多个选择性纳米沟道来制造3d晶体管，以在不同器件区域(例如nmos、pmos)中制造。通过改变纳米沟道材料结构，可以提高晶体管的性能。对于p型晶体管，sige沟道可以提高迁移率且因此在相同的关断电流下，导通电流可以增加。sige沟道还可以有助于控制短沟道效应(sce)。


背景技术：

[0004]
在半导体器件的生产期间，会执行比如成膜沉积、刻蚀掩模创建、图案化、光阻显影、材料刻蚀和去除以及掺杂处理等各种制造工艺。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微细加工在一个平面上创建晶体管，并在上方形成接线/金属化层，并且因此，这被表征为二维(2d)电路或2d制作。虽然微缩工作已经极大地增加了2d电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制造节点，微缩工作也将面临更大的挑战。半导体器件加工商已经表达出对晶体管堆叠在彼此的顶部之上的三维(3d)半导体器件的期望。3d半导体器件的制造提出了许多与微缩、制造后处理以及3d制造工艺的其他方面相关联的新颖独特的挑战。


技术实现要素：

[0005]
在本披露内容中，提供了互补场效应晶体管(cfet)器件。cfet器件是三维堆叠的逻辑晶体管，其中，nmos或pmos晶体管位于其互补者顶上。nmos或pmos晶体管可以具有包括一个或多个纳米线或纳米片的沟道区。纳米线或纳米片可以彼此间隔开并沿着衬底横向形成。nmos或pmos晶体管可以具有位于纳米线或纳米片两端的源极/漏极区。可以形成栅极结构以围绕nmos和pmos的沟道区。
[0006]
由于功能上的缩放一直在缩小纳米线和/或纳米片的尺寸以实现面积缩放，因此所面临的重大挑战是给定器件的驱动电流。通过在nmos和pmos沟道中加入不同的材料以在纳米线和/或纳米片上提供所需的应变，可以改善驱动电流并改善对互补场效应晶体管(cfet)器件的控制。
[0007]
本文的技术提供了互补fet(场效应晶体管)器件的单元架构、设计概念、以及对应制造方法，这些器件在nmos和pmos沟道中具有不同材料以在纳米线和/或纳米片上提供所需的应变。
[0008]
当然，本文所披露的制造步骤的顺序是为了清楚起见而呈现的。通常，这些制造步
骤可以以任何合适的顺序执行。另外地，尽管可能在本披露内容的不同地方讨论了本文中的不同特征、技术、配置等中的每一个，但是应当注意，可以彼此独立地或彼此组合地执行每个概念。相应地，可以以许多不同的方式来实施和查看本披露内容。
[0009]
应当注意，本发明内容部分未指定本披露内容或所要求保护的发明的每个实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应查阅如以下进一步讨论的本披露内容的具体实施方式部分和相应附图。
[0010]
根据本披露内容的一方面，提供了一种半导体器件。该器件具有形成在衬底上方的第一晶体管对。第一晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。n型晶体管具有第一沟道区，该第一沟道区包括由具有第一应力的第一材料制成的一个或多个第一纳米沟道。该一个或多个第一纳米沟道沿着该衬底横向延伸、堆叠在该衬底上方并彼此间隔开。p型晶体管具有第二沟道区，该第二沟道区包括由具有第二应力的第二材料制成的一个或多个第二纳米沟道。该一个或多个第二纳米沟道沿着衬底横向延伸、堆叠在该衬底上方并彼此间隔开。第一沟道区中的一个或多个第一纳米沟道中的每一个和第二沟道区中的一个或多个第二纳米沟道中的每一个分别被栅极结构围绕。
[0011]
在一些实施例中，该第一应力是拉伸应力，并且第二应力是压缩应力。在一些实施例中，第一材料包括硅或碳化硅中的至少一种，该碳化硅包括在2％到20％之间的碳含量，并且该第二材料包括硅或sige中的至少一种，该sige包括在5％到30％之间的ge含量。
[0012]
在一些实施例中，一个或多个第一纳米沟道可以具有n个第一纳米沟道，其中n为从一到十的整数。类似地，一个或多个第二纳米沟道可以包括m个第二纳米沟道，其中m为从一到十的整数。本文的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。
[0013]
在所披露的器件中，n型晶体管进一步包括由掺杂磷的硅制成的第一源极/漏极(s/d)区和第二s/d区。n型晶体管的第一s/d区和第二s/d区位于一个或多个第一纳米沟道的两端，并且与该一个或多个第一纳米沟道直接接触。另外，p型晶体管进一步包括由掺杂硼的硅制成的第一源极/漏极(s/d)区和第二s/d区。p型晶体管的第一s/d区和第二s/d区位于一个或多个第二纳米沟道的两端，并且与该一个或多个第二纳米沟道直接接触。
[0014]
在一些实施例中，n型晶体管堆叠在p型晶体管上方。在一些实施例中，p型晶体管堆叠在n型晶体管上方。
[0015]
该器件可以具有形成在衬底上方的第二晶体管对。第二晶体管包括n型晶体管和p型晶体管。该第二晶体管对位于该第一晶体管对的第一侧。该第二晶体管对的n型晶体管的n沟道区耦合到该第一晶体管对的n型晶体管的第一s/d区，该第二晶体管对的p型晶体管的p沟道区耦合到该第一晶体管对的p型晶体管的第一s/d区。该器件可以进一步具有形成在衬底上方的第三晶体管对。第三晶体管对包括n型晶体管和p型晶体管。该第三晶体管对可以位于该第一晶体管对的第二侧。该第三晶体管对的n型晶体管的n沟道区耦合到该第一晶体管对的n型晶体管的第二s/d区，该第三晶体管对的p型晶体管的p型沟道区耦合到该第一晶体管对的p型晶体管的第二s/d区。
[0016]
根据本披露内容的另一方面，提供了一种用于形成半导体的方法。在所披露的方法中，在衬底上方形成外延层堆叠。该外延层堆叠包括多个中间层、具有第一应力的一个或多个第一纳米层以及具有第二应力的一个或多个第二纳米层。该一个或多个第一纳米层位
于该一个或多个第二纳米层上方并且通过该多个中间层中的一个或多个与该一个或多个第二纳米层间隔开。该一个或多个第一纳米层由第一材料制成并且通过该多个中间层中的一个或多个彼此间隔开。该一个或多个第二纳米层由第二材料制成并且通过该多个中间层中的一个或多个彼此间隔开。
[0017]
在所披露的方法中，随后可以在外延层堆叠中形成多个沟槽。该外延层堆叠可以被该多个沟槽分隔成多个子堆叠，使得该一个或多个第一纳米层被分隔成多个第一纳米沟道，该一个或多个第二纳米层被分隔成多个第二纳米沟道，并且该多个子堆叠中的每一个包括一个或多个第一纳米沟道和一个或多个第二纳米沟道。进一步地，可以使该多个中间层凹陷，使得该多个子堆叠中的每一个中的一个或多个第一纳米沟道和一个或多个第二纳米沟道从该多个中间层的侧壁突出。然后可以在该多个沟槽中形成多个底部源极/漏极(s/d)区。该多个底部s/d区与该多个第二纳米沟道直接接触。在该多个底部s/d区上方，可以在该多个沟槽中形成多个顶部源极/漏极(s/d)区。该多个底部s/d区与该多个第一纳米沟道直接接触。
[0018]
在一些实施例中，该多个中间层包括位于该衬底上并且由第一sige制成的底层，以及位于该底层上方并且由第二sige制成的多个上层。该第一sige的第一ge含量可以介于80％到100％之间，并且该第二sige的第二ge含量可以介于60％到80％之间。
[0019]
在一些实施例中，第一材料包括硅或碳化硅中的至少一种，该碳化硅包括在2％到20％之间的碳含量，并且该第二材料包括硅或第三sige中的至少一种，该第三sige包括在5％到30％之间的第三ge含量。在一些实施例中，该第二sige中的第二ge含量比该第三sige中的第三ge含量至少高15％。
[0020]
在所披露的方法中，该多个底部s/d区通过以下方式形成：在该多个沟槽中沉积掺杂硼的多个硅层，其中该掺杂硼的多个硅层与该多个第二纳米沟道直接接触。另外，该多个顶部s/d区通过以下方式形成：在该多个沟槽中沉积掺杂磷的多个硅层，其中该掺杂磷的多个硅层与该多个第一纳米沟道直接接触。
[0021]
所披露的方法进一步包括去除位于该多个子堆叠中的每一个中的中间层，以及在该多个子堆叠中的每一个中形成多个栅极结构，使得该多个栅极结构中的每一个在相应子堆叠中围绕该一个或多个第一纳米沟道以及该一个或多个第二纳米沟道。
[0022]
根据本披露内容的又另一方面，提供了一种半导体器件。所披露的器件包括多个晶体管对，该多个晶体管对形成在衬底上方、并排布置并且彼此耦合，其中，该多个晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。
[0023]
该n型晶体管具有第一沟道区，该第一沟道区包括由具有第一应力的第一材料制成的一个或多个第一纳米沟道，其中该一个或多个第一纳米沟道沿着该衬底横向延伸、堆叠在该衬底上方并彼此间隔开。该p型晶体管具有第二沟道区，该第二沟道区包括由具有第二应力的第二材料制成的一个或多个第二纳米沟道，其中该一个或多个第二纳米沟道沿着该衬底横向延伸、堆叠在该衬底上方并彼此间隔开。该n型晶体管的第一沟道区和该p型晶体管的第二沟道区分别被栅极结构围绕。
[0024]
在所披露的器件中，该n型晶体管包括第一源极/漏极(s/d)区及第二s/d区。该n型晶体管的第一s/d区和第二s/d区位于一个或多个第一纳米沟道的两端，并且与该一个或多个第一纳米沟道直接接触。该n型晶体管的第一s/d区和第二s/d区中的至少一个耦合到相
邻n型晶体管的第一沟道区。该p型晶体管进一步包括第一源极/漏极(s/d)区及第二s/d区。该p型晶体管的第一s/d区和第二s/d区位于一个或多个第二纳米沟道的两端，并且与该一个或多个第二纳米沟道直接接触。该p型晶体管的第一s/d区和第二s/d区中的至少一个耦合到相邻p型晶体管的第二沟道区。
[0025]
在本披露内容中，提供了一种新颖的器件结构，其中可以将不同的材料应用于cfet器件中的n型晶体管和p型晶体管。不同的材料提供适当的应变以分别增强n型晶体管和p型晶体管的沟道区中的载流子迁移率。例如，可以将sic材料应用于n型晶体管的沟道区中，这会引起拉伸应力以增强沟道区中的电子迁移率，并且可以将sige材料应用于p型晶体管的沟道区中，这会引起压缩应变以增强沟道区中的空穴迁移率。因此，由于迁移率的提高，nmos和pmos可以实现更高效的idsat(饱和电流)。
[0026]
在所披露的器件中，可以为每个cfet创建构建块以更好地优化cfet的性能。在第一示例中，可以将si沟道应用于nmos并将sige沟道应用于pmos，这会导致标准性能的nmos和高性能的pmos。在第二示例中，可以将sic沟道应用于nmos并且可以将sige沟道应用于pmos，这会导致高性能的nmos和高性能的pmos。在第三示例中，可以将sic沟道应用于nmos并且可以将si沟道应用于pmos，这会导致高性能的nmos和标准性能的pmos。
[0027]
进一步地，晶体管架构可以实现n＝1至n＝》10个晶体管纳米沟道平面，具体取决于电路要求。在纳米沟道中可以使用不同百分比的ge，以实现nmos和pmos器件的刻蚀选择性。进一步地，nmos纳米沟道可以使用不同的c含量。
[0028]
在本披露内容中，还提供了一种新颖的方法来制造所披露的器件。在所披露的方法中，可以形成外延层堆叠，其中可以设置n型晶体管和p型晶体管的沟道区。外延层堆叠可以包括多个si层和具有不同ge含量的sige层。具有较高ge含量的sige层可以比具有较低ge含量的sige层更快地刻蚀。通过使用这种刻蚀选择性，具有较高ge含量的sige层可以被去除并留下具有较低ge含量的sige层以及si层。具有较低ge含量的sige层以及si层因此从具有较高ge含量的sige层的侧壁突出，并用作沟道区。与相关的cfet工艺流程相比，所披露的方法并不需要用于工艺步骤(例如，形成沟道区)的新掩模。
附图说明
[0029]
当与附图一起阅读时，从以下详细描述中最好地理解本披露内容的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以被任意增大或减小。
[0030]
图1是根据一些实施例的cfet器件的截面视图。
[0031]
图2a是根据一些实施例的cfet器件中的n型晶体管的栅极结构的放大视图。
[0032]
图2b是根据一些实施例的cfet器件中的p型晶体管的栅极结构的放大视图。
[0033]
图3至图8是根据一些实施例的制造cfet器件的各个示例性中间步骤的截面视图。
具体实施方式
[0034]
以下披露内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露内容。当然，这些仅是示例，并且不旨在进行限制。另外，本披露内容可能会在各个示例中重复使用附图标记和/或字母。该重
复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0035]
进一步地，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以类似的方式解释本文使用的空间相关的描述符。
[0036]
在整个本说明书中对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，在整个本说明书中各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
[0037]
本披露内容涉及使用多个选择性纳米沟道来制造3d晶体管，以在不同器件区域(即，nmos、pmos)中制造。通过改变纳米沟道材料结构，可以提高晶体管的性能。
[0038]
图1示出了在沟道区中具有不同材料的cfet器件的截面视图。如图1所示，提供了cfet器件100。cfet器件100可以包括形成在衬底(未示出)上方的多个晶体管对。例如，器件100中可以包括四个晶体管对102-108。这些晶体管对中的每一对可以包括堆叠在彼此上方的n型晶体管和p型晶体管。在一些实施例中，n型晶体管位于p型晶体管上方。在一些实施例中，p型晶体管位于n型晶体管上方。在图1的实施例中，n型晶体管位于p型晶体管的上方。例如，晶体管对102具有n型晶体管102a和p型晶体管102b。n型晶体管102a位于p型晶体管102b上方。
[0039]
在所披露的器件100中，n型晶体管可以具有第一沟道区，该第一沟道区包括n个第一纳米沟道，其中n可以是从一到十的整数。p型晶体管可以具有第二沟道区，该第二沟道区包括m个第二纳米沟道，其中m可以是从一到十的整数。该第一纳米沟道和第二纳米沟道可以沿着衬底的顶表面(未示出)横向形成且平行布置。第一纳米沟道可以彼此间隔开。第二纳米沟道也可以彼此间隔开。例如，如图1所示，n型晶体管102a可以包括两个彼此间隔开的第一纳米沟道110和112。p型晶体管102b可以包括两个也彼此间隔开的第二纳米沟道114和116。在一些实施例中，第一沟道区和第二沟道区可以由不同的材料制成。例如，第一沟道区可以由第一材料制成。该第一材料可以包括硅、碳化硅(sic)等。碳化硅可以具有介于2％到20％之间的碳含量。在第一沟道区中添加碳可以引起拉伸应力，这进而增强第一沟道区中的载流子迁移率(例如电子迁移率)。第二沟道区可以由第二材料制成。该第二材料可以包括硅、锗化硅(sige)等。sige可以具有介于5％到30％之间的ge含量。在第二沟道区中添加ge可以引起压缩应力，这进而增强第二沟道区中的载流子迁移率(例如空穴迁移率)。
[0040]
本文的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。纳米线是相对较小的细长结构，其形成为具有大致圆形(circular/rounded)的截面。纳米线通常由被图案刻蚀为形成具有大致正方形截面的沟道的层形成，然后该正方形截面结构的拐角被圆化(诸如被刻蚀)以形成圆柱形结构。纳米片类似于纳米线，它的截面相对较小(小于一微米并且通常小于30纳米)，但是截面是矩形的。给定的纳米片可以包括圆角。
[0041]
在纳米沟道(线或片)的形成或加工期间的至少一个时间点期间，给定的纳米沟道
的所有侧(包括底侧)都未被覆盖。这与“平面”晶体管沟道不同，“平面”晶体管沟道通常至少有一侧位于体硅(或其他材料)上，并且该侧在微制造期间始终保持被(与之接触的另一种材料)覆盖。平面沟道使栅极结构能够基本上接触一侧或两侧或三侧，但不是所有侧或表面。相比之下，纳米线和纳米片实现了全环绕栅极(gaa)沟道。因此，本文的纳米沟道可以具有各种截面，但能够在沟道结构周围形成栅极。
[0042]
该n型晶体管可以包括位于该第一沟道区两端且与该第一沟道区直接接触的第一源极/漏极(s/d)区及第二s/d区。在一些实施例中，n型晶体管的第一s/d区和第二s/d区可以由掺杂磷的硅制成。该p型晶体管可以包括位于该第二沟道区两端且与该第二沟道区直接接触的第一s/d区及第二s/d区。在一些实施例中，p型晶体管的第一s/d区和第二s/d区可以由掺杂硼的硅制成。例如，如图1所示，n型晶体管102a可以具有第一s/d区126和第二s/d区128，它们位于该第一纳米沟道110及112的两端且与第一纳米沟道110和112直接接触。p型晶体管102b具有第一s/d区130和第二s/d区132，它们位于第二纳米沟道114和116的两端且与第二纳米沟道114和116直接接触。
[0043]
n型晶体管和p型晶体管也可以分别具有栅极结构。可以形成栅极结构以围绕沟道区。例如，n型晶体管可以具有分别围绕第一纳米沟道110和112的栅极结构118和120。p型晶体管可以具有分别围绕第二纳米沟道114和116的栅极结构122和124。
[0044]
在所披露的器件100中，多个晶体管对可以并排形成且彼此耦合。例如，晶体管对102耦合到晶体管对104，其中晶体管对102中的n型晶体管102a的第二s/d区128可以用作晶体管对104中的n型晶体管104a的第一s/d区，并且耦合至n型晶体管104a的第一沟道区。类似地，晶体管对102中的p型晶体管102b的第二s/d区132可以用作晶体管对104中的p型晶体管104b的第一s/d区，并且耦合至p型晶体管104b的第二沟道区。
[0045]
图2a是n型晶体管102a的栅极结构的放大视图。如图2a所示，n型晶体管102a的沟道区可以包括两个第一纳米沟道110和112。第一纳米沟道中的每一个可以具有围绕纳米沟道的相应栅极结构。例如，第一纳米沟道110可以具有围绕的栅极结构118，并且第一纳米沟道112可以具有围绕的栅极结构120。栅极结构118可以包括第一电介质层202，该第一电介质层围绕第一纳米沟道110并且与第一纳米沟道110直接接触。栅极结构118可以具有形成在第一电介质层202上方的第二电介质层204。栅极结构118还可以具有位于第二电介质层204上方的金属栅极堆叠208。在一些实施例中，第一电介质层202可以是界面氧化物层，如sio2。第二电介质层204可以是高k层，如hfo2，并且金属栅极堆叠208可以包括位于第二电介质层204上方的tic层。
[0046]
图2b是p型晶体管102b的栅极结构的放大视图。如图2b所示，p型晶体管102b的沟道区可以包括两个第二纳米沟道114和116。第二纳米沟道中的每一个可以具有围绕第二纳米沟道的相应栅极结构。例如，第二纳米沟道114可以具有围绕的栅极结构122，并且第二纳米沟道116可以具有围绕的栅极结构124。栅极结构122可以包括第一电介质层210，该第一电介质层围绕第二纳米沟道114并且与第二纳米沟道114直接接触。栅极结构122可以具有形成在第一电介质层210上方的第二电介质层212。栅极结构122还可以具有位于第二电介质层212上方的金属栅极堆叠216。在一些实施例中，第一电介质层210可以是界面氧化物层，如sio2。第二电介质层212可以是高k层，如hfo2、al2o3、y2o3、zro2等。金属栅极堆叠216可以包括位于第二电介质层212上方的tic层、位于tin层上方的tan层、位于tan层上方的tion
层、以及位于tan层上方的tic层。
[0047]
应注意的是，图2a和图2b仅是器件100中栅极结构的示例。该栅极结构可以进一步包括栅极电极。栅极电极可以包括形成在金属栅极堆叠上方的tin衬垫，以及形成在tin衬垫上方的导电层(例如钨、钴)。另外，根据器件设计，栅极结构可以包括比图2a和图2b所示的层更少或更多的层。
[0048]
图3至图8是根据一些实施例的制造cfet器件的各个示例性中间步骤的截面视图。如图3所示，可以在衬底302上方形成外延层堆叠300。外延层堆叠300可以包括多个中间层304a-304f、一个或多个第一纳米层308a-308b和一个或多个第二纳米层306a-306b。第一纳米层308a-308b可以位于第二纳米层306a-306b上方，并且通过一个或多个中间层与第二纳米层间隔开。例如，第一纳米层308a-308b和第二纳米层306a-306b被中间层304d分隔开。第一纳米层可以由具有第一应力的第一材料制成并且通过一个或多个中间层而彼此间隔开。如图3所示，第一纳米层308a-308b通过中间层304e间隔开。第二纳米层306a-306b可以由具有第二应力的第二材料制成并且通过一个或多个中间层而彼此间隔开。例如，如图3所示，第二纳米层306a-306b被中间层304c间隔开。
[0049]
该第一材料可以包括硅或碳化硅(sic)，该sic具有拉伸应力。sic可以包括介于2％到20％之间的碳含量。该第二材料可以包括硅或sige1，该sige1具有压缩应力并且包括在5％到30％之间的ge含量。在一些实施例中，中间层可以包括位于衬底上的底层以及位于底层上方的多个上层。如图3所示，可以在衬底302上形成底层304a。底层可以由sige3制成，该sige3包括在80％至100％之间的ge含量。当ge含量为100％时，底层实际上由ge制成。多个上层304b-304f可以位于底层304a上方。上层304b-304f可以由sige2制成，该sige2包括在60％至80％之间的ge含量。在一些实施例中，外延层堆叠300可以进一步包括氧化物盖层310，该氧化物盖层被配置用于在随后的制造工艺期间保护下覆层。
[0050]
在第一示例中，sige1可以具有在10％到45％之间的ge含量，sige2可以具有在35％到75％之间的ge含量，而sige3可以具有在50％到100％之间的ge含量。在第二示例中，sige1可以具有在25％到35％之间的ge含量，sige2可以具有在55％到65％之间的ge含量，而sige3可以具有在75％到100％之间的ge含量。在第三示例中，当第一纳米沟道和第二纳米沟道由硅制成时，中间层的底层可以由sige2制成，并且中间层的上层可以由sige1制成。因此，sige1可以具有在25％到45％之间的ge含量，并且sige2可以具有在55％到75％之间的ge含量。在一些实施例中，sige2中的ge含量比sige1中的ge含量至少高15％以实现所需的刻蚀选择性。
[0051]
可以应用任何合适的方法来形成外延层堆叠300。例如，方法可以包括化学气相沉积(cvd)、物理气相沉积(pvd)、扩散、原子层沉积(ald)、低压cvd或其他合适的沉积方法。
[0052]
在图4中，可以通过图案化技术在外延层堆叠300中形成多个沟槽。图案化技术可以包括光刻工艺和刻蚀工艺。光刻工艺可以在外延层堆叠上形成掩模堆叠，并且进一步可以在掩模堆叠中形成多个图案。刻蚀工艺可以将图案转移到外延层堆叠中以形成多个沟槽。如图4所示，可以在外延层堆叠300中形成五个沟槽402-410。外延层堆叠300可以被沟槽402-410分隔成多个子堆叠400a-400d，使得第一纳米层308a-308b被分隔成多个第一纳米沟道(例如110、112)，第二纳米层306a-306b被分隔成多个第二纳米沟道(例如114和116)，并且每一子堆叠包括一个或多个第一纳米沟道以及一个或多个第二纳米沟道。例如，子堆
叠420a可以包括两个第一纳米沟道110和112以及两个第二纳米沟道114和116。此外，纳米沟道的两端可以暴露于沟槽中。
[0053]
仍然参考图4，该掩模堆叠可以包括非晶si(a-si)层412(其位于氧化物盖层310上方)、sin层(420，如图5所示)以及抗蚀层(未示出)。多个间隔物414可以沿着a-si层412的侧壁形成。另外，多个内间隔物418可以在沟槽中形成。此外，应注意的是，可以去除底层304a并用氧化物层416取代。在一些实施例中，间隔物414可以是氧化物层，如sio2，并且内间隔物418和氧化物层416也可以由sio2制成。
[0054]
在图5中，可以通过刻蚀工艺使多个中间层304b-304f凹陷，如通过干法刻蚀工艺或湿法刻蚀工艺。如上所述，中间层具有比第一纳米沟道或第二纳米沟道更高的ge含量。具有较高ge含量的中间层可以具有比具有较低ge含量的第一纳米沟道或第二纳米沟道更快的刻蚀速率。当刻蚀工艺完成时，可以去除一部分中间层，并且可以相应地使中间层的侧壁凹陷。在刻蚀工艺期间可以刻蚀第一/第二纳米沟道，但去除的量可以是非常少的。因此，在每一子堆叠中的第一纳米沟道和第二纳米沟道可以从中间层的侧壁突出。例如，第一纳米沟道110和112可以从中间层304d-304f的侧壁突出，并且第二纳米沟道114和116可以从中间层304b-304d的侧壁突出。
[0055]
在图6中，可以在沟槽402-410中形成多个底部源极/漏极(s/d)区130-138。底部s/d区130-138可以与第二纳米沟道直接接触并用作p型晶体管的s/d区。例如，s/d区130和132可以是图1所示的p型晶体管102b的第一s/d区130和第二s/d区132。当形成底部s/d漏极时，可以在多个沟槽中形成多个顶部源极/漏极(s/d)区126、128和140-144。顶部s/d区可以与第一纳米沟道直接接触，并且用作n型晶体管的s/d区。例如，顶部s/d区126和128可以是图1所示的n型晶体管102a的第一s/d区126和第二s/d区128。
[0056]
可以应用任何合适的方法来形成底部s/d区和顶部s/d区。例如，方法可以包括化学气相沉积(cvd)、物理气相沉积(pvd)、扩散、原子层沉积(ald)、低压cvd或其他合适的沉积方法。在一些实施例中，底部s/d区可以由掺杂硼的硅制成，而顶部s/d区则可以由掺杂磷的硅制成。
[0057]
仍然参考图6，可以在底部s/d区上方内形成多个局部互连146a-146d。可以根据电路设计将局部互连耦合至底部s/d区或顶部s/d区。另外，可以在底部s/d区与衬底(未示出)之间形成多个底部氧化物层148a-148e，可以在顶部s/d区上方形成多个顶部氧化物层149a-149e，并且多个中间氧化物层150a-150e可以位于底部s/d区与顶部s/d区之间，以将底部s/d区和顶部s/d区彼此分隔开。应注意的是，在形成底部s/d区和顶部s/d区的期间可以去除内间隔物418，并且当完成底部s/d区和顶部s/d区的形成时可以形成氧化物层152。另外，可以在底部s/d区上方形成多个底盖层156，并且可以在顶部s/d区上方形成多个顶盖层154以防止掺杂剂损失。在一些实施例中，盖层154和156可以由氧化物或氮化物制成并且通过选择性ald沉积形成。
[0058]
在图7中，可以应用刻蚀工艺以去除中间层，从而可以形成多个沟槽700a-700f。当形成沟槽700时，第一纳米沟道和第二纳米沟道相应地暴露在沟槽700中。刻蚀工艺可以是干法刻蚀工艺或湿法刻蚀工艺。刻蚀工艺可以是选择性刻蚀，其优选地去除中间层并以非常少的量刻蚀第一/第二纳米沟道。如上所述，中间层可以由sige2制成，第一纳米沟道可由si或sic制成，并且第二纳米沟道可以由sige1制成，其中sige2具有比sige1更高的ge含量。
ge含量的差异可以导致良好的刻蚀选择性，使得sige2的刻蚀速率高于si、sic或sige1的刻蚀速率。因此，可以选择性地去除中间层。
[0059]
在图8中，可以通过沉积多个电介质层以及金属栅极堆叠到沟槽700来形成多个栅极结构，如栅极结构118-124。可以沉积电介质层和金属堆叠以围绕第一/第二纳米沟道并用作栅极结构。类似于图2a和图2b，电介质层可以包括形成在纳米沟道上的第一电介质层以及形成在第一电介质层上方的第二电介质层。金属栅极堆叠可以包括一个或多个导电层并且位于第二电介质层上方。可以借由cvd工艺、pvd工艺、ald工艺、扩散工艺、溅射工艺或其他合适的工艺来形成电介质层和金属堆叠。
[0060]
一旦完成栅极结构的形成，即可在图8中形成图1所示的cfet器件100。应当注意的是，可以提供附加步骤。例如，可以在沟槽中形成多个栅极电极(未示出)。栅极电极可以围绕栅极结构，并且进一步耦合到附加互连结构(例如具有导电线和/或通孔的金属化层)。这种互连结构将半导体器件100与其他接触结构和/或有源器件电连接以形成功能电路。也可以形成附加的器件特征，诸如钝化层、输入/输出结构等。
[0061]
本文描述的各种实施例提供了优于相关示例的若干优点。例如，可以将不同的材料应用于cfet器件中的n型晶体管和p型晶体管。不同的材料提供适当的应变以分别增强n型晶体管和p型晶体管的沟道区中的载流子迁移率。另外，为了形成cfet器件，可以形成外延层堆叠。外延层堆叠可以包括多个si层和具有不同ge含量的sige层。具有较高ge含量的sige层可以比具有较低ge含量的sige层更快地刻蚀。通过使用这种刻蚀选择性，具有较高ge含量的sige层可以被去除并留下具有较低ge含量的sige层以及si层。具有较低ge含量的sige层以及si层因此从具有较高ge含量的sige层的侧壁突出，并用作沟道区。与相关的cfet工艺流程相比，所披露的方法并不需要用于工艺步骤(例如形成沟道区)的新掩模。
[0062]
在前面的描述中，已经阐明了具体细节，诸如加工系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践本文中的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文中所披露的实施例。类似地，出于解释的目的，已阐述了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
[0063]
已将各种技术描述为多个分立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
[0064]
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、下覆层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
[0065]
本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此，本发明的实施例的前
述描述不旨在是限制性的。相反，在所附权利要求中呈现了对本发明实施例的任何限制。