一种像素电路及显示面板的制作方法

1.本发明涉及显示技术领域，尤其涉及一种像素电路及具有该像素电路的显示面板。


背景技术：

2.大尺寸amoled显示屏，大都使用3t1c像素电路。如附图1所示，但这种电路在实际使用中，有一定弊端。比如在充电过程中，第一控制信号wr和第二控制信号rd都为高(high)电压，第一晶体管、第二晶体管都打开，第二晶体管打开写入data信号到vg点，第三晶体管打开使vs点接收感测信号线的信号，这样可在第一晶体管形成vgs电压，通过调整vgs电压的大小来控制第一晶体管打开的电流，从而显示特定的亮度。然而在充电过程中，当vg点电压上升到一定时，所述第一晶体管即已处于导通状态，因所述第一晶体管连着第一电源线vdd，导致所述第一晶体管流过电流，从而vs点电压会被拉扯。因感测信号线sensing在系统端共用同一基底，进而影响到另一位置的像素无法写入准确的信号，导致出现crosstalk(串扰)。


技术实现要素：

3.本发明提供一种像素电路，在第一晶体管与第一电源线vdd之间加入一个由en信号控制的第四晶体管，避免充电时第一电源线vdd的电压拉扯vs点的电压，影响充电准确性，解决vs点电压被拉扯，导致另一位置的像素无法写入准确的信号，出现crosstalk的问题。
4.为解决上述问题，本发明提供的技术方案如下：
5.本技术实施例提供一种像素电路，包括：
6.存储电容，用于存储第一充电电压和第二充电电压；
7.第一晶体管，传输第一电源线上的第一电源电压，并基于所述第一充电电压和所述第二充电电压产生驱动电流；
8.第二晶体管，基于第一控制信号向所述存储电容一端提供数据线传输的所述第一充电电压；
9.第三晶体管，基于第二控制信号向所述存储电容另一端提供感测线传输的所述第二充电电压；
10.第四晶体管，基于第三控制信号阻止所述电源电压在所述存储电容充电时影响所述第二充电电压；
11.发光元件，基于所述驱动电流进行发光。
12.在本技术实施例所述的像素电路中，所述第四晶体管为n型晶体管，在所述存储电容充电时，所述第三控制信号为低电位。
13.在本技术实施例所述的像素电路中，所述第二晶体管和所述第三晶体管均为p型晶体管时，所述第一控制信号、所述第二控制信号和所述第三控制信号为同一信号。
14.在本技术实施例所述的像素电路中，所述第四晶体管为p型晶体管，在所述存储电容充电时，所述第三控制信号为高电位。
15.在本技术实施例所述的像素电路中，所述第二晶体管和所述第三晶体管均为n型晶体管，所述第一控制信号、所述第二控制信号和所述第三控制信号为同一信号。
16.在本技术实施例所述的像素电路中：
17.所述第二晶体管包括接收所述第一控制信号的栅极，接收所述第一充电电压的漏极，以及与所述存储电容一端连接的源极；
18.所述第三晶体管包括与所述第二控制信号相连的栅极，接收所述第二充电电压的漏极，以及与所述存储电容另一端连接的源极。
19.在本技术实施例所述的像素电路中：
20.所述第一晶体包括与所述存储电容一端连接的栅极，与所述第四晶体管相连的漏极，以及与所述存储电容另一端连接的源极；
21.所述第四晶体管包括与所述第三控制信号连接的栅极，与驱动电流提供端连接的漏极，以及与所述第一晶体管的漏极连接的源极。
22.在本技术实施例所述的像素电路中：
23.所述第一晶体包括与所述存储电容一端连接的栅极，与所述驱动电流提供端相连的漏极，以及与所述第四晶体管连接的源极；
24.所述第四晶体管包括与所述第三控制信号连接的栅极，与所述第一晶体管源极端连接的漏极，以及与所述存储电容另一端连接的源极。
25.本技术其他实施例中还提供一种像素电路，包括：
26.发光元件，所述发光元件的一端连接于第一电源线，所述发光元件的另一端连接于第二电源线；
27.第一晶体管，所述第一晶体管的源极连接于所述发光元件的所述一端，所述第一晶体管的漏极连接于所述第一电源线；
28.第二晶体管，串联在数据线和第一晶体管的栅极之间；
29.第三晶体管，串联在感测线和所述第一晶体管的源极之间，；
30.第四晶体管，串联在所述第一电源线和所述第一晶体管的所述源极之间；
31.存储电容，一端连接于所述第一晶体管的所述栅极，另一端连接于所述第一晶体管的所述源极。
32.本技术其他实施例中还提供一种显示面板，包括以上所述的像素电路。
33.本发明的有益效果为：本发明提供一种像素电路及具有该像素电路的显示面板，由于在该像素电路中的所述第一晶体管与所述第一电源线vdd之间加入了一个由en信号控制的所述第四晶体管，使得充电时所述第一晶体管处于关断状态，避免了充电时所述第一电源线vdd的电压拉扯所述vs点的电压，影响充电准确性，解决了所述vs点电压被拉扯，导致另一位置的像素无法写入准确的信号，出现串扰的问题。
附图说明
34.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些
实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
35.图1为现有技术中像素电路的示意图；
36.图2为现有技术中像素电路充电波形示意图；
37.图3为本发明一实施例提供的像素电路示意图；
38.图4为图3所示实施例提供的像素电路的时序图；
39.图5为图3所示实施例提供的像素电路的时序图。
40.图6为本发明一实施例提供的像素电路示意图。
41.图7为图6所示实施例提供的像素电路的时序图。
具体实施方式
42.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
43.虽然在这里使用术语“第一”、“第二”、“第三”等来描述各种元件，但是，这些元件并不受到这些术语的限制。
44.请参阅图1，在现有技术中，以3t1c电路作为示例，像素电路包括：第一晶体管t1、第二晶体管t2、第三晶体管t3、电容cst以及发光器件，需要注意的是，本技术所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本技术实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。同时，为了便于描述，在本技术附图中，将开关晶体管的中间端定义为栅极、信号输入端定义为漏极、输出端定义为源极。此外本技术实施例所采用的晶体管可以包括p型晶体管和/或n型晶体管两种，其中，p型晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型晶体管为在栅极为高电平时导通，在栅极为低电平时截止，本实施例中第一晶体管t1、第二晶体管t2和第三晶体管t3全部采用n型晶体管进行描述解释。此处的发光器件可为发光二极管oled，本技术所有实施例中的发光器件可为发光二极管或其他发光元件。
45.所述第一晶体管t1的所述漏极连接于第一电源线vdd(作为驱动电流提供端，用于提供驱动电流)，所述第一晶体管t1的所述源极连接于所述oled的阳极，所述第一晶体管t1的所述栅极连接于所述第二晶体管t2的所述源极，所述第二晶体管t2的所述漏极连接于数据线data，所述第二晶体管t2的所述栅极连接于第一控制信号线wr，所述第三晶体管t3的所述漏极连接感测信号线sensing，所述第三晶体管t3的所述源极连接于所述第一晶体管t1的所述漏极和所述oled的所述阳极，所述第三晶体管t3的所述栅极连接于第二控制信号线rd，所述电容cst的一端连接于所述第一晶体管t1的所述栅极和所述第二晶体管t2的所述源极，所述电容cst的另一端连接于所述第一晶体管t1的所述源极和所述第三晶体管t3的所述源极，所述oled的阴极连接于第二电源线vss，为了便于描述，将电容cst与所述第一晶体管t1的所述栅极和所述第二晶体管t2的所述源极连接的一端称为第一端点，将所述电容cst与所述第一晶体管t1的所述源极和所述第三晶体管t3的所述源极连接的一端称为第
二端点。
46.请参照图1和图2，在以上电路中，像素电路的工作阶段分为充电阶段和补偿阶段；
47.充电阶段中，所述第一控制信号wr处于高电位，施加于所述第二晶体管t2的所述栅极，控制所述第二晶体管t2导通，所述数据信号线data的第一充电电压传输到所述第一晶体管t1的所述栅极和所述电容cst的所述第一端点，所述第二控制信号rd与所述第一控制信号wr同步，处于高电位状态，加于所述第二晶体管t2的所述栅极，控制所述第三晶体管t3导通，所述感测信号线sensing的第二充电电压传输到所述第一晶体管t1的所述源极和所述电容cst的所述第二端点，此时所述电容cst的所述第一端点和所述第二端点具有不同的电压，因此所述电容cst的两端形成电压差vgs，所述存储电容cst开始充电，与此同时，由于所述第一晶体管t1的所述栅极被施加电压，所述第一晶体管t1导通，由于所述第一晶体管t1处于导通状态，在所述第一电源线vdd所传输的所述第一电源电压的作用下，所述第一晶体管t1产生驱动电流，所述oled开始发光，但此时所述第三晶体管t3处于导通状态，所述第一晶体管t1流过的所述电流会影响所述第三晶体管t3的所述源极的电压(即所述感测信号线sensing传输的电压)，又因所述感测信号线sensing在系统端共用同一基底，进而会影响到另一位置的像素电路无法写入准确的感测信号，导致出现crosstalk，即串扰。
48.补偿阶段，所述第一控制信号wr和所述第二控制信号rd处于低电位，所述第二晶体管t2和所述第三晶体管t3关断，所述存储电容cst开始放电，所述第一晶体管t1的所述栅极的电压为所述存储电容cst的电压，所述第一晶体管t1导通，所述第一电源线vdd提供第一电源电压，使得oled发光。
49.综上可知，在充电阶段，由于所述第一晶体管t1和所述第三晶体管t3处于导通状态，且所述第一晶体管t1与所述第一电源线vdd连接，因此所述第一晶体管t1流过的所述电流会影响所述第三晶体管t3的所述源极的电压，又因感测信号线sensing在系统端共用同一基底，进而会影响到另一位置的像素电路无法写入准确的感测信号，导致出现串扰。
50.本技术所提供的一实施例中，像素电路包括：所述第一晶体管t1、所述第二晶体管t2、所述第三晶体管t3、第四晶体管t4、所述电容cst以及所述发光器件。
51.所述存储电容cst，用于存储所述第一充电电压和所述第二充电电压；
52.所述第一晶体管t1，传输所述第一电源线vdd上的所述第一电源电压，并基于所述第一充电电压和所述第二充电电压产生驱动电流；
53.所述第二晶体管t2，基于所述第一控制信号wr向所述存储电容cst一端(第一端点)提供所述数据线data传输的所述第一充电电压；
54.所述第三晶体管t3，基于所述第二控制信号向所述存储电容cst另一端(第二端点)提供所述感测线sensing传输的所述第二充电电压；
55.所述第四晶体管t4，基于第三控制信号阻止所述电源电压在所述存储电容充电时影响所述第二充电电压；
56.发光元件，此处为oled，基于所述驱动电流进行发光；
57.具体的，所述第四晶体管t4在所述存储电容cst充电时处于关断状态，在所述存储电容cst放电时处于导通状态。
58.基于以上所述的像素电路，可采用图3所示实施例中具体电路实现，例如，所述第四晶体管t4的栅极连接于第三控制信号线en，所述第四晶体管t4的漏极连接于所述第一电
源线vdd，所述第四晶体管t4的源极连接于所述第一晶体管t1的所述漏极，所述第一晶体管t1的所述源极连接于所述oled的所述阳极，所述第一晶体管t1的所述栅极连接于所述第二晶体管t2的所述源极，所述第二晶体管t2的所述漏极连接于所述数据线data，所述第二晶体管t2的所述栅极连接于所述第一控制信号线wr，所述第三晶体管t3的所述漏极连接所述感测信号线sensing，所述第三晶体管t3的所述源极连接于所述第一晶体管t1的所述漏极和所述oled的所述阳极，所述第三晶体管t3的所述栅极连接于所述第二控制信号线rd，所述存储电容cst的所述第一端点连接于所述第一晶体管t1的所述栅极和所述第二晶体管t2的所述源极，所述存储电容cst的所述第二端点连接于所述第一晶体管t1的所述源极和所述第三晶体管t3的所述源极，所述oled的所述阴极连接于所述第二电源线vss。
59.本实施例所示像素电路也分为充电阶段和补偿阶段：
60.充电阶段中，所述第一控制信号wr控制所述第二晶体管t2导通，使所述数据信号线data将所述第一充电电压传输到所述第一晶体管t1的所述栅极和所述存储电容cst的所述第一端点，所述第二控制信号rd控制所述第三晶体管t3导通，使所述感测信号线sensing上的所述第二充电电压传输到所述第一晶体管t1的所述源极和所述电容cst的所述第二端点，此时所述电容cst的所述第一端点和所述第二端点具有不同的电压，因此所述电容cst的两端形成电压差vgs，所述存储电容cst开始充电，同样的，由于所述第一晶体管t1的所述栅极被施加电压，所述第一晶体管t1导通，在所述第一控制信号控制wr控制所述第二晶体管t2导通和所述第二控制信号rd控制所述第三晶体管t3导通时，所述第三控制信号en控制所述第四晶体管t4关断，因此，即使所述第一晶体管t1导通，所述第一电源线上vdd的所述第一电源电压也无法传输到所述第一晶体管t1。
61.补偿阶段，所述第一控制信号wr和所述第二控制信号rd处于关断电位(使所述第二晶体管t2和所述第三晶体管t3关断的电位)，所述第二晶体管t2和所述第三晶体管t3关断，所述第三控制信号en处于导通电位(使所述第四晶体管t4导通的电位)，所述第四晶体管t4导通；所述存储电容cst开始放电，所述第一晶体管t1的所述栅极的电压为所述存储电容cst的电压，所述第一晶体管t1导通，所述第一电源线vdd提供的所述第一电源电压通过所述第四晶体管t4传输到所述第一晶体管t1，使得oled发光。
62.由上可知，在充电阶段时，所述第四晶体管t4关断，即使所述第一晶体管t1导通，所述第一电源线上vdd的所述第一电源电压也无法传输到所述第一晶体管t1，所述第一晶体管t1处无法产生驱动电流，因此所述第三晶体管t3的所述源极除电压不会被拉扯，从而不会影响到另一位置的像素电路，不会出现现有技术中所出现的所述串扰，另一位置的像素电路能够写入准确的感测信号(第二充电电压)。
63.基于以上所述的像素电路，还可采用以下具体电路实现(图中未示出)，例如，所述第二晶体管t2的所述漏极连接于所述数据线data，所述第二晶体管t2的所述栅极连接于所述第一控制信号线wr，所述第二晶体管t2的所述源极连接于所述第一晶体管t1的所述栅极，所述第一晶体管t1的所述漏极连接于所述第一电源线vdd，所述第一晶体管t1的所述源极连接于所述t4晶体管的所述漏极，所述第四晶体管t4的栅极连接于所述第三控制信号线en，所述第四晶体管t4的所述源极连接于所述oled的所述阳极，所述第三晶体管t3的所述漏极连接所述感测信号线sensing，所述第三晶体管t3的所述栅极连接于所述第二控制信号线rd，所述第三晶体管t3的所述源极连接于所述第四晶体管t4的所述源极和所述oled的
所述阳极，所述存储电容cst的所述第一端点连接于所述第一晶体管t1的所述栅极和所述第二晶体管t2的所述源极，所述存储电容cst的所述第二端点连接于所述第四晶体管t4的所述源极和所述第三晶体管t3的所述源极，所述oled的所述阴极连接于所述第二电源线vss。
64.本实施例所示像素电路也分为充电阶段和补偿阶段：
65.充电阶段，所述第一控制信号控制wr控制所述t2导通，使所述数据信号线data将所述第一充电电压传输到所述t1的所述栅极和所述存储电容cst的所述第一端点，所述第二控制信号rd控制所述t3导通，使所述感测信号线sensing上的所述第二充电电压传输到所述第四晶体管t4的所述源极和所述存储电容cst的所述第二端点，此时所述存储电容cst的所述第一端点和所述第二端点具有不同的电压，因此所述电容cst的两端形成电压差vgs＝vg-vs，所述存储电容cst开始充电，在所述第一控制信号控制wr控制所述第二晶体管t2导通和所述第二控制信号rd控制所述第三晶体管t3导通时，所述第三控制信号en控制所述第四晶体管t4关断，此时，所述第一晶体管t1的所述栅极具有所述第一充电电压，因此所述第一晶体管t1导通，但因为所述第四晶体管t4的漏极与所述第一晶体管t1的源极连接，所述第四晶体管t4的源极与所述oled的阳极连接，即所述第四晶体管t4串联再所述第一晶体管t1和所述oled中间，因此，即使所述第一晶体管t1导通，但由于第四晶体管t4关断，所述第一电源线上vdd的所述第一电源电压也无法传输到所述oled，从而无法形成驱动电流。
66.补偿阶段，所述第一控制信号wr和所述第二控制信号rd处于关断电位(使所述第二晶体管t2和所述第三晶体管t3处于关断的电位)，所述第二晶体管t2和所述第三晶体管t3关断，所述第三控制信号en处于导通电位(使所述第四晶体管t4导通的电位)，所述第四晶体管t4导通；所述存储电容cst开始放电，所述第一晶体管t1的所述栅极的电压为所述存储电容cst的电压，所述第一晶体管t1导通，所述第一电源线vdd提供的所述第一电源电压通过所述第四晶体管t4传输到所述第一晶体管t1，使得oled发光。
67.由上可知，在充电阶段时，所述第四晶体管t4关断，即使所述第一晶体管t1导通，但由于第四晶体管t4关断，所述第一电源线上vdd的所述第一电源电压也无法传输到所述oled，从而无法形成驱动电流。因此所述第三晶体管t3的所述源极电压不会被拉扯，从而不会影响到另一位置的像素电路，不会出现现有技术中所出现的所述串扰，另一位置的像素电路能够写入准确的感测信号(第二充电电压)。
68.在以上两个实施例所示的像素电路中，所述第四晶体管可为p型晶体管或n型晶体管。
69.当所述第四晶体管为n型晶体管时，由于n型晶体管在栅极为高电位时导通，在栅极为低电位时截止(关断)，因此，在所述存储电容cst充电过程，也即充电阶段时，所述第四晶体管t4关断，所述第三控制信号en为低电位，若所述第二晶体管t2和所述第三晶体管t3也为n型晶体管，即所述第一晶体光t1、所述第二晶体管t2和所述第三晶体管t3均为n型晶体管，此时像素电路的各控制信号的时序图如图4所示，在充电阶段，所述第一控制信号wr和所述第二控制信号rd处于高电位，所述第三控制信号en处于低电位，在补偿阶段，所述第一控制信号wr和所述第二控制信号rd处于低电位，所述第三控制信号en处于高电位。
70.也可推出，当所述第四晶体管t4、所述第二晶体管t2和所述第三晶体管t3均为p型晶体管时的各控制信号时序图(如图4所示)，由于p型晶体管在栅极为低电位时导通，在栅
极为高电位时截止，因此在充电阶段，所述第一控制信号wr和所述第二控制信号rd处于低电位，所述第三控制信号en处于高电位，在补偿阶段，所述第一控制信号wr和所述第二控制信号rd处于高电位，所述第三控制信号en处于低电位。
71.也可推出，当所述第四晶体管t4为p型晶体管，所述第二晶体管和所述第三晶体管均为n型晶体管时各控制信号的时序图，如图5所示，在充电阶段，所述第一控制信号wr、所述第二控制信号rd和所述第三控制信号en均处于高电位，在补偿阶段，所述第一控制信号wr、所述第二控制信号rd和所述第三控制信号en均处于低电位。
72.也可推出，当以上像素电路中所述第四晶体管为n型晶体管，所述第二晶体管和所述第三晶体管均为p型晶体管时各控制信号的时序图(如图5所示)，由p型晶体管在栅极为低电位时导通，在栅极为高电位时截止，因此在充电阶段，所述第一控制信号wr、所述第二控制信号rd和所述第三控制信号en均处于低电位，在补偿阶段，所述第一控制信号wr、所述第二控制信号rd和所述第三控制信号en均处于高电位。
73.由以上两实施例可知，当所述第四晶体管t4为p型晶体管，所述第二晶体管t2和所述第三晶体管t3均为n型晶体管时，或所述第四晶体管t4为n型晶体管，所述第二晶体管t2和所述第三晶体管t3均为p型晶体管时，所述第一控制信号wr、所述第二控制信号rd和所述第三控制信号en在各阶段的电位都相同，因此可将所述第一控制信号wr、所述第二控制信号rd和所述第三控制信号en设为同一信号，即以上所述控制信号采用同一信号线，像素电路如图6，控制信号时序图如图7所示。
74.从本技术以上实施例可知，在感测信号线sensing与第一晶体管t1(又可称为驱动晶体管)的连接点和第一电源线vdd之间串联一个所述第四晶体管t4，调控所述第三控制信号en，使所述第四晶体管t4在充电阶段时关断，在补偿阶段时导通，即可避免串扰的出现，因此，本技术所要求保护的方案不拘泥于以上实施例，利用上述原理解决串扰的方案均在本技术所要求保护的范围之内。
75.本技术其他实施例中还提供一种显示面板，包括以上实施例所述的像素电路。
76.本发明针对现有的像素电路容易出现串扰的问题，提供一种像素电路及具有该像素电路的显示面板，使得充电时第一晶体管t1处于关断状态，避免了充电时所述第一电源电压拉扯所述感测信号线sensing的电压，影响充电准确性，解决了由于所述第二充电电压被拉扯，导致另一位置的像素电路无法写入准确信号，出现串扰的问题。
77.综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。