包括晶体管和二极管的电路及装置的制作方法

包括晶体管和二极管的电路及装置


背景技术：

1.对于形成数字逻辑电路，需要使用
‘
常通型’晶体管，即其中晶体管在无信号施加到基极的情况下在接通状态下工作，因为它们允许构建逻辑门而无需互补晶体管，从而将晶体管计数减半。
2.已知，pnp双极结晶体管(bjt)可通过电路配置用作常通型晶体管，其中bjt的基极通过电阻器连接到地。当在bjt的发射极端子与基极端子之间施加电压时，发射极正电压更高，电流可从基极端子流出且流过电阻器。这允许晶体管的发射极端子和集电极端子之间的电流流动，换句话说，晶体管接通。为了断开晶体管，晶体管的基极连接到电流源，所述电流源能够提供足够的电流通过电阻器，使得流出基极的电流充分下降(或停止)，从而使得发射极与集电极之间的电流流动停止。
3.电阻器的温度系数通常较大。这使得上述电路难以在较宽的温度范围内保持操作稳定性。此外，电阻器的电阻值(欧姆)必须大到足以限流，以使晶体管能够在可从电流源获得最大电流的情况下断开。具有符合此要求的值的电阻器物理上相对较大。出于这些原因，在许多集成电路(ic)中使用此电路设计是不可行的。


技术实现要素：

4.根据本发明的第一方面，提供一种电路，其包括：晶体管，所述晶体管的基极可以可切换地连接到信号源；第一二极管，其连接在晶体管的基极与参考电压之间；电路被布置成使得当信号源不连接到晶体管的基极时，施加在晶体管的发射极处的电压引起电流流过晶体管的基极且流过第一二极管，以使得晶体管处于接通状态；信号源的阻抗低于晶体管的穿过发射极和基极的阻抗；第一二极管被选择为提供限流功能，使得当信号源连接到晶体管的基极时，流过基极的电流减小，以使得晶体管切换到断开状态；电路包括第二二极管，第二二极管具有二极管结，所述二极管结由晶体管的基极的半导体区和与提供晶体管的基极的半导体区直接接触的另一半导体区之间的触点提供；并且其中信号源可通过第二二极管连接到晶体管的基极。
5.第一二极管提供现有技术电路的大电阻器的限流功能；然而，不同于电阻器，第一二极管为相对较小的电子组件，且因此使得所述电路更适用于实施数字逻辑电路。
6.第一二极管的限流功能提供了一种方便的方式来在接通时限制流过晶体管的基极-发射极端子的电流，以允许在晶体管的发射极基极之间存在相对较小的电位降。这使得当晶体管在接通与断开之间切换时，基极晶体管的电压(相对于参考电压)发生较小变化，这降低了在形成于半导体装置内的相邻晶体管的基极之间形成寄生效应的可能性。
7.第一二极管可以一种或多种方式提供限流功能。例如，所述第一二极管可被选择为具有提供所需电阻的物理大小；二极管越小，其电流携带容量就越有限。替代地或另外，第一二极管在电路中可被布置成在电压被施加在晶体管的发射极端子与二极管的第二端子之间时被反向偏置。尤其在使用较大二极管的情况下，后一种方法是优选的。
8.可操作电路以使得第一二极管在第一二极管两端的电压低于其击穿电压的情况
下被反向偏置。当反向偏置时，归因于量子隧穿的泄漏电流可能产生流过二极管的电流。
9.第一二极管可以是齐纳二极管。与许多其它类型的二极管相比，齐纳二极管在被偏置到其齐纳电压(击穿电压)以下时与其它二极管相比可靠地操作。然而，可使用替代二极管，例如，可在正向偏置下操作的隧道二极管。
10.有利地，第一二极管的温度系数的模数小于或等于2mv/℃。更有利地，第一二极管的温度系数约为0mv/℃，因为这在温度变化的情况下提供最大程度的操作稳定性。
11.为了提供此温度系数，优选的是，第一二极管为被选择为展现小于或等于约5.6v且更有利地约为5.6v的齐纳电压的齐纳二极管。
12.双极结晶体管可呈pnp或npn形式。在pnp形式的情况下，第一二极管的发射极与第二端子之间的电压被布置成使得常规电流从发射极流过晶体管，流出基极且流入第一二极管，并且信号源为电流源。在npn形式的情况下，二极管的发射极与第二端子之间的电压被布置成使得常规电流从第一二极管的第二端子流过第一二极管，流人基极且通过发射极流出，并且信号源为电流吸收器。
13.第二二极管可以是齐纳二极管。只要提供第二二极管的半导体区是充分高掺杂的，第二二极管两端的电压降便可小到足以使得当在操作中时，所述第二二极管两端的电压降低于晶体管的发射极与基极之间的电压降，并且另外有利地对晶体管的操作不具有显著有害影响。在此情况下，第二二极管的存在可提供多个益处，包含下文所描述的那些益处。
14.第二二极管提供到晶体管的基极的非金属连接。这允许到晶体管的基极的导电迹线由多晶硅而不是金属构成。因为多晶硅还可用于连接晶体管的集电极和发射极，所以这就无需提供金属层来提供到晶体管的任何触点，继而减少了制造装置所需的步骤数。另外，因为当用于构造电力装置时金属层通常比多晶硅厚，且因此需要更大的轨道大小和间隔距离，所以所述金属层允许针对给定区域增加晶体管的密度。
15.因为第二二极管两端将存在电压降，所以第二二极管的存在防止晶体管的基极被上/下拉到例如电源轨的信号源的电压。晶体管的基极区具有电容，并且因此第二二极管的存在减少存储在基极区中的电荷，因此减小切换晶体管状态所需的功率(或减少切换到相同功率所花费的时间)。
16.第二二极管可抑制信号从晶体管的基极向信号源的不希望的反向传播。这在晶体管为从单个信号源驱动的许多装置中的一个的情况下是有益的。
17.可选择第一二极管和第二二极管的大小以改变其等效电阻。这允许产生具有弱下拉(第一二极管)和低电阻输入(第二二极管)的电路，所述电路可在模拟电路中用于将偏移和偏置引入到放大器。
18.所述电路在实施逻辑门时特别有用，例如，作为反相器逻辑门，所述反相器逻辑门将表示相反逻辑电平的电压输出到连接到晶体管的基极的输入。如上文不同地描述的多个前述电路可连接在一起，以便实施执行其它逻辑操作的逻辑门。
19.所述电路可包含一个或多个另外的二极管，所述一个或多个另外的二极管中的每一个由提供晶体管的基极的半导体区和与提供晶体管的基极的半导体区直接接触的一个或多个另外的半导体区构成；并且其中一个或多个另外的信号源可通过一个或多个另外的二极管连接到晶体管的基极。
20.这允许通过将电流源中的任一个连接到晶体管的基极而断开晶体管，且因此允许电路实施“或非”逻辑门电路。此电路有利地允许用单个晶体管实施“或非”门，而“或非”门电路的现有技术实施方案(例如，使用cmos制造过程实施的那些)需要多个晶体管。
21.更有利的是，因为一个或另外的半导体区中的每一个与晶体管的基极直接接触，所以所述半导体区可被包含在内而不会显著增加晶体管的总体大小。
22.根据本发明的另一方面，提供半导体装置，包括：晶体管，其由以下所述构成：提供晶体管的集电极区和发射极区的第一类型的半导体材料的第一区和第二区，以及提供晶体管的基极的第二类型的第一区，所述第二类型的第一区在第一类型的第一区和第二区之间且与其中的每一个接触；第一二极管，其由以下所述构成：第二类型的第一区，以及第一类型的半导体的第三区，所述第三区与第二类型的第一区接触以形成第一二极管结；以及第二二极管，其由以下所述构成：第二类型的第一区，以及第一类型的半导体的第四区，所述第四区与第二类型的第一区接触以形成第二二极管结；并且其中第一类型的半导体材料的第一区、第二区、第三区和第四区由沉积到半导体晶片上的半导体层提供，所述半导体层至少部分地限定提供晶体管的基极区的第二类型的第一区。
23.此结构提供一种形成上文描述为半导体区的电路的方便方式，所述半导体区提供晶体管的基极，还提供了提供二极管pn结的区中的一个。
24.第一二极管可由第二类型的第一区的一部分构成，所述部分与第二类型的第一区的剩余部分相比为相对高掺杂的。
25.第二类型的第一区的相对高掺杂的部分和所述第一类型的半导体的另一区可提供齐纳二极管。
26.晶体管可以是横向双极结晶体管，第一类型的第一区和第二区围绕第二类型的第一区彼此横向间隔开，且与第二类型的第一区位于同一侧上。
27.半导体装置可包括连接到提供第一二极管的端子的第一类型的半导体的另一区的电端子。
28.第一类型的半导体的另一区可至少部分地由已沉积到半导体晶片上的半导体层提供，所述半导体层至少部分地限定提供晶体管的基极的第二类型的第一区。这提供一种提供这些区而无需对基极进行反向掺杂的方便方式，但可替代地使用反向掺杂，尽管其不太优选。
29.第一类型的半导体材料的第一区和第二区可由沉积到半导体晶片上的半导体层提供，所述半导体层至少部分地限定提供晶体管的基极区的第二类型的第一区。同样，这提供对硅晶片进行反向掺杂的优点。
30.半导体装置可包括第一二极管的接触端子，所述接触端子与第一类型的半导体的另一区直接接触。
31.第一类型的半导体的另一区可包括：相对高掺杂的第一部分，其与第二类型的第一区一起提供第一二极管；以及第二部分，其相对于第一部分为相对轻掺杂的且提供衬底层。
32.所述半导体装置可包括多个第二二极管，所述多个第二二极管由以下所述构成：第二类型的第一区；以及第一类型的半导体的多个第四区，每个第四区与第二类型的第一区接触以形成多个第二二极管结；并且其中第一类型的半导体材料的多个第四区由沉积到
半导体晶片上的半导体层提供，所述半导体层至少部分地限定提供晶体管的基极区的第二类型的第一区。
33.沉积到半导体晶片上的半导体层可由多晶硅构成。
34.所述半导体装置可包括第二类型的多个第一区，所述第一区在衬底层内且通过衬底层彼此隔离。以此方式，多个晶体管-二极管装置可形成于单个晶片上。
附图说明
35.现在将参考以下图式通过举例的方式描述本发明，在图式中：
36.图1a是包括pnp双极结晶体管和反向偏置齐纳二极管的电路的示意图，所述电路实施反相器逻辑门(“非”门)；
37.图1b是使用单个符号表示由晶体管和齐纳二极管的特定布置实施的电子组件的图1a的电路的替代性表示；
38.图2a是由npn双极结晶体管和反向偏置齐纳二极管构成的电路的示意图，所述电路实施反相器逻辑门(“非”门)的功能；
39.图2b是使用单个符号表示由晶体管和齐纳二极管的特定布置实施的电子组件的图2a的电路的替代性表示；
40.图3是用以提供图1a和1b中示出的布置的横向pnp双极晶体管和齐纳二极管的半导体层结构的横截面侧视图；
41.图4是包括通过无金属导电迹线互连的多个晶体管的集成电路的示意图；
42.图5是使用图1的多个电路实施“异或”逻辑门的电路的示意图；
43.图6是使用图1的电路实施a“与非”b逻辑门的电路的示意图；
44.图7a是包括pnp双极结晶体管和二极管的电路的示意图，所述电路实施“或非”逻辑门；
45.图7b是使用单个符号表示由晶体管和齐纳二极管的特定布置实施的电子组件的图7a的电路的替代性表示；
46.图8a是用以提供图7a和7b中示出的布置的变型横向pnp双极晶体管和齐纳二极管的半导体层结构的横截面侧视图；
47.图8b是图8a的半导体层结构的平面视图示意图；
48.图9是由图7a-8b的电路实施的逻辑电路的表示；
49.图10是使用图7的电路实施d型触发器的电路；
50.图11是使用逻辑门符号表示的图10的电路。
51.图12是实施“或非”门的电路的示意图，所述电路包括pnp双极结晶体管、反向偏置齐纳二极管和贝克箝位二极管；
52.图13是用于实施图12的电路的半导体层结构的横截面侧视图；
53.图14是实施“或非”门，即等效于使用具有nmos晶体管的igzo实施的图12的电路的电路的示意图；并且
54.图15是图14的变型电路的示意图。
具体实施方式
55.参考图1a，示出包括pnp双极结晶体管11的电路10。晶体管的发射极e连接到高侧轨，并且晶体管的集电极c连接到接地或某一其它低侧参考电压。晶体管11的基极b可通过开关12可切换地连接到电流源13。
56.第一齐纳二极管14的第一端子通过开关12连接到晶体管11的基极b和电流源13两者。第一二极管14的第二端子连接到接地或另一低侧参考电压。第一齐纳二极管14被定向成被反向偏置。第一齐纳二极管14被选择为具有约5.6v的齐纳电压，以便所述齐纳二极管具有尽可能接近0mv/℃的温度系数。这确保第一齐纳二极管14的特性在二极管14的温度例如由于外部条件而发生任何变化的情况下保持稳定。
57.在开关12断开以使得电流源13与基极端子b隔离的情况下，晶体管11与二极管14之间存在电压降，且因此存在流过晶体管11的发射极基极端子且流过反向偏置二极管14的常规电流；流过二极管14的电流可由泄漏电流引起。
58.电路10被布置成使得二极管14两端的电压降低于二极管14的击穿电压。泄漏电流因此被认为是二极管14内的量子隧穿效应的结果。
59.二极管14被选择为使得为了其两端的预期电压降，足够的泄漏电流流过所述二极管，且因此还在二极管的发射极e与基极b之间流动以允许晶体管11的发射极e与集电极c之间的电流流动；即，晶体管接通。
60.另外，优选的是，二极管14被选择为使得为了其两端的预期电压，泄漏电流保持尽可能低，同时确保晶体管接通。这具有以下优点：减小当晶体管接通时晶体管两端的电压降，且因此减小当晶体管在断开与接通之间切换时晶体管的基极(相对于某一参考电压的接地)的电位的变化。这使形成于同一晶片中的晶体管之间的静态场最小化。在一个实例中，优选的是，晶体管两端的切换电压限于约0.5v。
61.当开关12闭合时，电流源通过第二正向偏置的齐纳二极管15连接到晶体管11的基极b。第二齐纳二极管15被选择为在晶体管处于断开状态时具有低于晶体管11的发射极基极两端的电压降的正向电压(即，通过对结的高掺杂)。
62.电流源的阻抗被选择为低于穿过晶体管11的发射极基极端子的阻抗，从而使二极管14优先通过第二齐纳二极管15而不是通过晶体管11从电流源13汲取电流。这使得穿过晶体管11的发射极-基极的电流减小，例如基本上减小到零，以使得发射极与集电极之间的电流减小(如果不停止)到晶体管被视为断开的程度。
63.为了确保当开关12闭合时穿过晶体管11的电流减小，二极管14需要限流，即，其不具有携带可由电流源13供应的最大电流以及来自晶体管11的电流的容量。
64.在前面描述的电路布置中，当无信号施加到基极时，晶体管11可被视为与晶体管接通时的常通型晶体管一样操作。
65.图1的电路可用于实施反相器(“非”)逻辑门。当基极连接到信号源，即电流源13(输入接通)时，晶体管11的集电极侧的电流将基本上为零(输出断开)。相比之下，当基极与信号源断开连接(输入断开)时，将存在穿过集电极的电流(输出接通)。
66.如下文将关于图3所描述，第一齐纳二极管14和第二齐纳二极管15两者可与晶体管11集成，以提供集成的晶体管-齐纳电子装置。图1b示出图1a的电路的替代性表示，其中使用单个电子电路符号示出晶体管11以及二极管14和15。t表示通过二极管15到晶体管的
基极的连接。
67.图2a示出与图1a的电路实施相同功能但其中pnp双极晶体管被替换为npn双极晶体管的变型电路20。电路20以类似方式操作，不同之处在于极性反转且电流源被替换为电流吸收器23。
68.当开关22闭合时，反向偏置二极管24与晶体管21之间的电位引起泄漏电流流过二极管，且因此引起足以接通晶体管的电流流入晶体管21的基极。
69.当开关22闭合以使得电流吸收器23连接到晶体管21的基极b时，穿过二极管的电流凭借与晶体管21在基极端子b与发射极端子e之间的阻抗相比更低的阻抗而优先被汲取到电流吸收器23。因此，进入晶体管21的基极b的电流减小，例如停止，从而断开晶体管。
70.图2b示出图2a的电路的替代性表示，其中使用单个电子电路符号示出晶体管21以及二极管24和25。
71.图1a、1b一般性地示出电流源13和开关12以易于理解。在大多数实际实施方案中，晶体管的基极将连接到另一逻辑电路的输出，其中相较于独立电流源，电流最终来源于高轨；在此情况下，电路被设计成使得电路系统从高轨到基极端子的阻抗低于晶体管的发射极与基极之间的阻抗。相同情况在具有合适修改的情况下适用于图2a、2b。
72.图3是用以实施图1a和1b的pnp双极结晶体管和齐纳二极管的半导体层结构的示意图。
73.横向双极结晶体管由提供晶体管的基极区的第一n型半导体区100提供，所述第一n型半导体区形成于p型层101(例如，衬底，其中多个区100可被提供且通过衬底彼此隔离以形成多个晶体管齐纳二极管电路装置)中。n型区100的一部分被重掺杂以提供n 型区102。n 区102与衬底101接触。n 区102延伸到n型区100的较不重掺杂部分的下方。
74.多晶硅的图案设置在n型区100上(例如，在硅晶片的表面上)以限定提供晶体管的集电极区和发射极区的单独的p型区103、104。多晶硅的图案还用于在n 基极区102正上方提供两个另外的p 区105、107以形成二极管结106、108，所述二极管结凭借基极区的n 区102以及p 区105、107的高掺杂水平而提供对应于图1的第一齐纳二极管14和第二齐纳二极管15的第一齐纳二极管和第二齐纳二极管。
75.p 区103、104、105、107区有利地通过在晶片上沉积未掺杂和/或轻掺杂多晶硅且然后原位掺杂而制造。掺杂过程的条件有利地使n型区100(以及在p型区105、106的情况下使n 区106)的紧邻多晶硅的部分被反向掺杂，使得所述部分形成p型区103、104、105、107的一部分。
76.电触点s设置在p衬底101上以提供齐纳二极管的第二端子。
77.多晶硅层105在晶体管的n 基极区102与相对轻掺杂p型衬底100之间在晶片内跨越pn结横向延伸(但在变化形式中，其可仅在p型衬底上方延伸)。
78.使用多晶硅而不是使用传统的金属触点来产生通过二极管结到晶体管的基极区102的输入无需提供任何金属层。这减少了制造装置所需的步骤数。
79.提供包括在其下方具有掩埋n 型区的n区100的基极区降低了由于横向晶体管结构而无意中产生的任何寄生竖直晶体管的效率。然而，提供此层结构是复杂的，因为难以在已经重掺杂的区中产生轻掺杂材料。然而，这可使用多个外延层完成，例如，通过跨越整个晶片放置n 层，然后放置较轻n层。
80.应了解，图3的结构可通过调换周围的层类型而适于形成具有齐纳二极管的npn双极晶体管。
81.优选使用在反向偏置布置中的第一齐纳二极管(其中所述齐纳二极管两端的电压低于其齐纳电压)，因为其提供操作稳定性，当齐纳电压被选择为使二极管热系数最小化时尤其如此。然而，其它二极管配置是可能的。例如，在第一二极管足够小且因此具有高度限流的情况下，所述二极管可在正常偏置布置中使用。也可能使用其它类型的二极管，例如，隧道二极管。隧道二极管可在正向偏置条件下使用，其中二极管两端的电压低于区分隧道二极管的负电阻区的较高电压。
82.图4是示出上文所描述的多个晶体管齐纳二极管装置可如何电互连而无需金属触点或迹线的示意图。
83.示例电路包括标记为i、ii、iii和iv的四个晶体管。由多晶硅构成的晶体管i和iii的发射极经由多晶硅的导电迹线连接在一起，所述导电迹线与n 区相交(图4上在1处指示)。多晶硅迹线与n 区之间的干扰由位于n 区上方的氧化物层防止。
84.晶体管ii的基极经由多晶硅迹线通过二极管2连接到晶体管iv的集电极。
85.晶体管i的基极经由二极管z(3)连接到晶体管iv的集电极。为了实现此目的，晶体管i的n 区包括远离晶体管i的发射极和集电极延伸的细长
‘
臂’，使得晶体管i的二极管(3)远离晶体管i的发射极和集电极。n 的臂提供连接晶体管i和iii的多晶硅迹线可穿过的区域。为了完成晶体管i与iv之间的连接，多晶硅的迹线在晶体管iv的集电极与二极管3之间延伸。
86.关于图1-3所描述的电路可组合以实施逻辑门。图5和6分别示出用以实施“异或”门和“与非”门的示例电路。在每个图式中，使用图1b中引入的电路符号表示晶体管二极管装置。这些实例中的两个示出图1-3的电路可如何用于利用比在使用例如cmos之类的其它制造方法实施的情况下通常将需要的更低数目的晶体管来实施逻辑门。
87.图7a和7b示出与图1相同的变型电路，不同之处在于其包含三个信号源13a、13b、13c，每个信号源可经由不同开关12a、12b、12c独立可切换地连接到常通型晶体管10的基极。
88.当开关12a、12b、13c中的一个闭合时，相关联电流源13a、13b、13c通过正向偏置齐纳二极管15a、15b、15c中的一个连接到晶体管11的基极b。
89.二极管15a、15b、15c中的每一个以与图1的二极管15相同的方式操作。
90.每个二极管被选择为在晶体管处于断开状态时具有低于晶体管11的发射极基极两端的电压降的正向电压(即，通过对结的高掺杂)。因此，电流源13a、13b或13c中的任一个到晶体管11的基极的连接使晶体管切换到断开状态。
91.图7b示出使用图1b中引入的电路符号的图7a的电路。三个电流源与基极之间的三个连接分别标记为t1、t2和t3。
92.图8a和8b示出用以实施图7a、7b的电路的晶体管和二极管的示例半导体层结构。所述结构与图3的结构相同，不同之处在于多晶硅的图案用于提供两个额外p 区，在n 基极区102正上方总共提供三个p 区107a、107b、107c以形成三个二极管结108a、108b、108c，从而提供对应于图6a的齐纳二极管15a、15b、15c的三个第二齐纳二极管。图8b是示出n 基极区102上的用以提供p 区103、104、105、107a、107b、107c中的每一个且将其彼此隔离的多晶
硅的示例图案的示意性平面视图。
93.尽管图7和8中示出的实例示出用于连接三个单独电流源13a、13b、13c的到晶体管10的基极11的三个输入连接，但应了解，可存在用于连接到不同数目个电流源的不同数目个连接，例如两个、四个或更多个连接。
94.图8a和8b的层结构可用于实施图9中示出的“或”非逻辑门，因为晶体管10将在电流源13a、13b、13c中的任一个连接到基极11的情况下断开。有利的是，与例如使用需要至少两个晶体管的cmos制造的那些产品的现有技术电路相比，此实施方案仅需要一个晶体管。
95.图10示出并有多个图7的晶体管电路以实施d型主从触发器的示例电路。图11示出图10中示出的相同电路，其示出由晶体管电路中的每一个提供的“或非”逻辑门功能。
96.图12示出图7的变型电路。如同图7的实施例，输入13的数目可变化。
97.图12的电路与图7的电路基本上相同，但添加另一二极管16，所述另一二极管充当贝克箝位且因此在下文中被称为贝克箝位二极管16。
98.贝克箝位二极管16连接在晶体管11的基极与集电极之间，定向成其阳极面向集电极。通过贝克箝位二极管16，连接晶体管11的集电极与基极，使得随着集电极处的电压在晶体管接通时升高，基极处的电压将朝向集电极的电压减去跨越贝克箝位二极管16两端的电压降而升高。以此方式，晶体管10的基极11处的电压在接通状态与断开状态之间的摆幅的量值减小，由此允许更快的切换。
99.通过选择齐纳二极管15a、15b、15c之间以及贝克箝位16两端提供的电压降，可选择切换期间晶体管11的基极处的上限电压和下限电压的值。
100.有利地，基于晶体管11的特性选择上限电压和下限电压的值，使得在电路的操作期间：
101.发射极与集电极之间始终存在电流流动；
102.基极永远不会饱和，并且
103.在晶体管断开状态中，发射极与集电极之间的电流足够小，以至于集电极处的电压过低而无法断开逻辑电路的下一级中的晶体管。
104.此类布置允许进一步改进晶体管11的切换速度。
105.图13是用以实施晶体管11、二极管15a、15b、15c和贝克箝位二极管16的半导体层结构的示意图。
106.所述结构与图8a的结构基本上相同，不同之处在于集电极的p 区103被定位成横穿，且因此与n型区100和n 区102两者直接接触。此布置提供两个二极管结；晶体管11的p 区103与区100之间的第一二极管结111，以及p 区103与n 区102之间的第二二极管结110，所述第二二极管结提供贝克箝位二极管16。
107.p 区103与n 区102之间的重叠区域确定贝克箝位二极管16的大小，且因此确定其两端的电压降。
108.图14是相对于图12的电路的等效电路(但具有两个输入而非三个)的示意图，所述等效电路实施为包含nmos晶体管的集成电路，所述nmos晶体管可利用氧化铟镓锌(igzo)半导体制造。
109.提供相对于图12的功能的等效功能的电路的组件已经被指派相同的数字，其中添加星号(*)。
110.晶体管11*为具有源极端子、漏极端子和栅极端子的nmos晶体管。
111.图12的齐纳二极管14的等效功能由布置在正参考电压与晶体管11*的栅极之间的反向偏置泄漏肖特基二极管14*(或被配置成充当电阻器的耗尽型nmos晶体管)实施。当信号输入13a*、13b*与晶体管11*的栅极断开连接时，泄漏肖特基二极管14*确保栅极处存在足够正电压以使得晶体管接通。
112.当信号输入13a*、13b*中的任一个连接到参考电压时，栅极处的电压下降并且晶体管11*断开。
113.贝克箝位16的等效功能由连接在晶体管11*的漏极与栅极之间的肖特基二极管16*提供。
114.当晶体管接通时，漏极处的电压被拉向接地。漏极处的电压将继续下降直到肖特基二极管16*切换到正向偏置配置，由此抑制晶体管11的栅极与源极(vgs)之间的电压的任何进一步增加。
115.二极管15a*和二极管15b*提供二极管15a和二极管15b的等效功能，从而限制栅极处的电压下限。
116.因此，二极管15a*、二极管15b*和16*限制晶体管11*的基极处的电压摆幅，从而允许切换速度显著增加。
117.图15是用以提供较高噪声抗扰性的图14的电路的不同版本的示意图。