存储器单元感测的制作方法

1.本公开大体上涉及集成电路，并且具体地说，在一或多个实施例中，本公开涉及用于存储器单元编程的设备和方法。


背景技术：

2.存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部器件、半导体、集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和快闪存储器。
3.快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮栅或电荷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的阈值电压(vt)的改变决定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。
4.nand快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于nand快闪存储器的存储器单元阵列被布置成使得阵列中的一行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包括在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为nand串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择栅极的变型是已知的。
5.在编程存储器时，存储器单元可编程为通常所称的单层级单元(slc)。slc可使用单个存储器单元来表示一个数据数字(例如，一个位)。例如，在slc中，2.5v或更高的vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5v或更低的vt可指示经擦除存储器单元(例如，表示逻辑1)。此类存储器可通过包含多层级单元(mlc)、三层级单元(tlc)、四层级单元(qlc)等等或其组合而实现更高水平的存储容量，其中存储器单元具有多个层级，使得有更多数据数字能够存储在每一存储器单元中。例如，mlc可配置成每存储器单元存储两个数据数字，由四个vt范围表示，tlc可配置成每存储器单元存储三个数据数字，由八个vt范围表示，qlc可配置成每存储器单元存储四个数据数字，由十六个vt范围表示，以此类推。
6.感测(例如，读取或验证)存储器单元的数据状态通常涉及响应于施加到控制栅极的特定电压而检测存储器单元是否已激活，例如通过检测连接到存储器单元的数据线是否经受由流过存储器单元的电流造成的电压电平改变。当存储器操作前进到表示每存储器单元额外数据状态，邻近vt范围之间的裕度可变小。如果经感测存储器单元的vt随时间推移而偏移，那么这可导致对经感测存储器单元的数据状态的确定不准确。
7.存储器单元的阈值电压可由于快速电荷损失(qcl)等现象而发生偏移。qcl是一种
在栅极电介质界面附近到存储器单元的沟道区的电子去捕获，并且可在编程脉冲后不久引起vt偏移。当存储器单元通过验证操作时，由于栅极电介质中的经捕获电荷，经编程阈值电压可能看起来更高。当在编程操作完成后读取存储器单元时，由于栅极电介质中的电荷泄漏到沟道区，存储器单元的vt可能低于在编程验证操作期间获得的vt。
8.存储器单元的阈值电压可由于其经编程数据的年限内的累积电荷损失而进一步偏移，所述年限例如是编程数据和读取数据之间的一段时间且在本文中称为数据年限。当数据存储结构变得更小时，这种电荷损失会变得更加明显。
9.此外，存储器单元的阈值电压可由于读取干扰而偏移。在读取干扰中，存储器单元的阈值电压可响应于施加到存储器单元的电压而偏移，以促进对选定用于读取的目标存储器单元的存取，例如，增加存储器单元的阈值电压。


技术实现要素：

10.本公开的一方面提供一种存储器，包括：存储器单元阵列；多个感测电路，所述多个感测电路中的每一感测电路包括多个电容中的相应电容，其中所述多个电容中的每一电容连接到多个节点中的相应节点，并且其中所述多个节点中的每一节点选择性地连接到所述存储器单元阵列中的存储器单元；以及用于所述存储器单元阵列的存取的控制器，其中所述控制器配置成使所述存储器进行以下操作：向所述多个电容中的每一电容施加升压电压电平；通过选定用于感测操作的所述存储器单元阵列的多个存储器单元中的相应存储器单元选择性地放电所述多个节点中的每一节点，其中所述多个存储器单元中的每一存储器单元连接到所述多个节点中的相应节点；当所述多个节点中的每一节点连接到所述多个存储器单元中的相应存储器单元时，测量所述多个电容的电流需求；隔离所述多个节点中的每一节点与所述多个存储器单元中的相应存储器单元；响应于测得的电流需求而确定去升压电压电平；向所述多个电容中的每一电容施加所述去升压电压电平；以及当向所述多个电容中的每一电容施加所述去升压电压电平时，确定所述多个存储器单元中的每一存储器单元的相应数据状态。
11.本公开的另一方面提供一种存储器，包括：存储器单元阵列；多个感测电路，所述多个感测电路中的每一感测电路包括多个电容中的相应电容，其中所述多个电容中的每一电容连接到多个节点中的相应节点，并且其中所述多个节点中的每一节点选择性地连接到所述存储器单元阵列中的存储器单元；以及用于所述存储器单元阵列的存取的控制器，其中所述控制器配置成使所述存储器进行以下操作：向所述多个电容的第一电容子集中的每一电容和所述多个电容的不同于所述多个电容的第一电容子集的第二电容子集中的每一电容施加升压电压电平；通过选定用于感测操作的所述存储器单元阵列的多个存储器单元中的相应存储器单元选择性地放电所述多个节点中的每一节点，其中所述多个存储器单元中的每一存储器单元连接到所述多个节点中的相应节点；当所述多个节点中的每一节点连接到所述多个存储器单元中的相应存储器单元时，测量所述第一电容子集的第一电流需求并测量所述第二电容子集的第二电流需求；隔离所述多个节点中的每一节点与所述多个存储器单元中的相应存储器单元；响应于测得的第一电流需求而确定第一去升压电压电平，并响应于测得的第二电流需求而确定第二去升压电压电平；向所述第一电容子集中的每一电容施加所述第一去升压电压电平，并向所述第二电容子集中的每一电容施加所述第二去
升压电压电平；以及当向所述第一电容子集中的每一电容施加所述第一去升压电压电平时以及当向所述第二电容子集中的每一电容施加所述第二去升压电压电平时，确定所述多个存储器单元中的每一存储器单元的相应数据状态。
12.本公开的另一方面提供一种存储器，包括：存储器单元阵列；多个感测电路，所述多个感测电路中的每一感测电路包括多个电容器中的相应电容器，其中所述多个电容器中的每一电容器连接到多个节点中的相应节点，并且其中所述多个节点中的每一节点选择性地连接到所述存储器单元阵列的存储器单元；以及用于所述存储器单元阵列的存取的控制器，其中所述控制器配置成使所述存储器进行以下操作：向所述多个电容器的第一电容器子集中的每一电容器施加第一升压电压电平，并向所述多个电容器的不同于所述第一电容器子集的第二电容器子集中的每一电容器施加不同于所述第一升压电压电平的第二升压电压电平；通过选定用于感测操作的所述存储器单元阵列的多个存储器单元中的相应存储器单元选择性地放电所述多个节点中的每一节点，其中所述多个存储器单元中的每一存储器单元连接到所述多个节点中的相应节点；当所述多个节点中的每一节点连接到所述多个存储器单元中的相应存储器单元时，测量所述第一电容器子集的第一电流需求和所述第二电容器子集的第二电流需求；隔离所述多个节点中的每一节点与所述多个存储器单元中的相应存储器单元；响应于测得的第一电流需求和测得的第二电流需求而确定去升压电压电平；向所述多个电容器中的每一电容器施加所述去升压电压电平；以及当向所述多个电容器中的每一电容器施加所述去升压电压电平时，确定所述多个存储器单元中的每一存储器单元的相应数据状态。
附图说明
13.图1是根据实施例的存储器的简化框图，所述存储器作为电子系统的部分与处理器通信。
14.图2a-2c是可用于参考图1所述类型的存储器中的存储器单元阵列的部分的示意图。
15.图3是多个存储器单元的阈值电压分布的概念图。
16.图4a-4c是邻近阈值电压分布的概念图。
17.图5是可与各种实施例一起使用的类型的感测电路的示意图。
18.图6是根据实施例的响应于经施加控制栅极电压且随阈值电压而变的流过存储器单元的电流的概念图。
19.图7a-7c是根据实施例的例如图4a-4c中描绘的邻近阈值电压分布的概念图。
20.图8是根据实施例的时序图，大体描绘了例如图5中描绘的感测电路的各个节点在感测操作的各个阶段的电压电平。
21.图9描绘根据实施例的操作存储器的方法的流程图。
具体实施方式
22.在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以做出结构、逻辑和电性改变。
因此，不应按限制性意义来看待以下详细描述。
23.例如，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。
24.除非另外根据上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电连接。
25.本文中应认识到，即使在预期值相等的情况下，工业处理和操作的可变性和精度也可能导致与预期值的差异。这些可变性和精度通常取决于集成电路装置制造和操作中使用的技术。因而，如果值预期相等，那么无论其结果值如何，这些值均被视为相等的。
26.图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等等。处理器130例如是在存储器装置100外部的控制器，它可以是存储器控制器或另一外部主机装置。
27.存储器装置100包含可在逻辑上成行和列布置的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常被称为位线)。单个存取线可与存储器单元的超过一个逻辑行相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够编程成至少两个目标数据状态中的一个。
28.提供行解码电路系统108和列解码电路系统110以解码地址信号。接收并解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路系统112，用于管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路系统112、行解码电路系统108和列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与i/o控制电路112和控制逻辑116通信以锁存传入命令。
29.控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并且可产生外部处理器130的状态信息，即，控制逻辑116配置成在存储器单元阵列104上执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信以响应于地址来控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元群组，例如，经保留存储器单元块。
[0030]
控制逻辑116还可与高速缓存寄存器118通信。高速缓存寄存器118锁存传入或传出的数据，如由控制逻辑116所引导，以在存储器单元阵列104分别忙于写入或读取其它数据时暂时性地存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120，以便转移到存储器单元阵列104；接着可在高速缓存寄存器118中锁存来自i/o控制电路系统112的新数据。在读取操作期间，数据可从高速缓存寄存器118传递到i/o控制电路系统112，以便输出到外部处理器130；接着可从数据寄存器120向高速缓存寄存器118传递新数据。高速缓存寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未示出)，用于感测存储器单元阵列104中的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态来进行。状态寄存器122可与i/o控制电路系统112和控制逻辑116通信，以锁存状态信息用于输出到处理器130。
[0031]
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#和写入保护wp#。依据存储器装置100的性质，可另外通过控制链路132接收额外或替代的控制信号(未示出)。存储器装置100通过复用输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并通过i/o总线134将数据输出到处理器130。
[0032]
例如，可通过i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可通过i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可通过i/o控制电路系统112处的8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓存寄存器118中。所述数据随后可写入到数据寄存器120中，用于编程存储器单元阵列104。对于另一实施例，高速缓存寄存器118可省略，且所述数据可直接写入到数据寄存器120中。数据还可通过8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出。虽然可参考i/o引脚，但它们可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
[0033]
所属领域的技术人员应了解，可以提供额外的电路系统和信号，并且图1的存储器装置100已经简化。应认识到，参考图1描述的各个块组件的功能性可能不必分离到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可用于执行图1的超过一个块组件的功能性。可替代地，集成电路装置的一或多个组件或组件部分可组合执行图1的单个块组件的功能性。
[0034]
此外，尽管根据各种信号的接收和输出的流行惯例描述了特定i/o引脚，但应注意，可在各种实施例中使用i/o引脚(或其它i/o节点结构)的其它组合或其它数目个i/o引脚(或其它i/o节点结构)。
[0035]
图2a是可用于参考图1所述类型的存储器中的存储器单元阵列200a(例如，nand存储器阵列)的一部分的示意图，例如，作为存储器单元阵列104的一部分。存储器阵列200a包含存取线(例如，字线)2020到202n和数据线(例如，位线)2040到204m。存取线202可以多对一关系连接到图2a中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列
200a可在半导体上方形成，所述半导体例如可经导电掺杂以具有导电性类型，例如p型导电性(例如)以形成p阱，或n型导电性(例如)以形成n阱。
[0036]
存储器阵列200a可成行(每个行对应于存取线202)和列(每个列对应于数据线204)布置。每个列可包含一串串联连接的存储器单元(例如，非易失性存储器单元)，例如nand串2060到206m中的一个。每个nand串206可连接(例如，选择性地连接)到共源极(src)216，并且可包含存储器单元2080到208n。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208n可包含旨在用于存储数据的存储器单元，并且进一步包含不旨在用于存储数据的其它存储器单元，例如虚设存储器单元。虚设存储器单元通常不可由存储器的用户存取，且通常替代地并入到串联连接的存储器单元串中以获得众所周知的操作优点。
[0037]
每个nand串206的存储器单元208可在选择栅极210(例如，场效应晶体管)和选择栅极212(例如，场效应晶体管)之间串联连接，所述选择栅极210例如是选择栅极2100到210m中的一个(例如，可为源极选择晶体管，通常被称为选择栅极源极)，所述选择栅极212例如是选择栅极2120到212m中的一个(例如，可为漏极选择晶体管，通常被称为选择栅极漏极)。选择栅极2100到210m可共同地连接到选择线214，例如源极选择线(sgs)，且选择栅极2120到212m可共同地连接到选择线215，例如漏极选择线(sgd)。尽管描绘为传统的场效应晶体管，但是选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中串联的每个选择栅极配置成接收相同或独立的控制信号。
[0038]
每个选择栅极210的源极可连接到共源极216。每个选择栅极210的漏极可连接到对应nand串206的存储器单元2080。例如，选择栅极2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每个选择栅极210可配置成将对应nand串206选择性地连接到共源极216。每个选择栅极210的控制栅极可连接到选择线214。
[0039]
每个选择栅极212的漏极可连接到对应nand串206的数据线204。例如，选择栅极2120的漏极可连接到对应nand串2060的数据线2040。每个选择栅极212的源极可连接到对应nand串206的存储器单元208n。例如，选择栅极2120的源极可连接到对应nand串2060的存储器单元208n。因此，每个选择栅极212可配置成将对应nand串206选择性地连接到对应数据线204。每个选择栅极212的控制栅极可连接到选择线215。
[0040]
图2a中的存储器阵列可以是准二维存储器阵列，并且可具有大体平坦的结构，例如其中共源极216、nand串206和数据线204在大体上平行的平面中延伸。替代地，图2a中的存储器阵列可以是三维存储器阵列，例如其中nand串206可大体上垂直于含有共源极216的平面和含有数据线204的平面延伸，所述数据线可大体上平行于含有共源极216的平面。
[0041]
存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮栅、电荷阱，或配置成存储电荷的其它结构)和控制栅极236，如图2a中所示。数据存储结构234可包含导电和介电结构，而控制栅极236大体上由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有限定源极/漏极(例如，源极)230和限定源极/漏极(例如，漏极)232。存储器单元208使它们的控制栅极236连接到(并在一些情况下形成)存取线202。
[0042]
存储器单元208的列可以是选择性地连接到给定数据线204的一或多个nand串
206。存储器单元208的行可以是共同地连接到给定存取线202的存储器单元208。存储器单元208的行可以但无需包含共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同地连接到给定存取线202的每隔一个存储器单元208。例如，共同地连接到存取线202n和选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到存取线202n和选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管数据线204
3-2045在图2a中未明确描绘，但是根据图可以清楚存储器单元阵列200a的数据线204可从数据线2040连续编号到数据线204m。共同地连接到给定存取线202的存储器单元208的其它群组也可定义存储器单元208的物理页。对于特定存储器装置，共同地连接到给定存取线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元(在一些实施例中，其仍可为整个行)的物理页的部分(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含配置成一起擦除的那些存储器单元，例如连接到存取线202
0-202n的所有存储器单元(例如，共享公共存取线202的所有nand串206)。除非明确区分，否则本文中对存储器单元页的参考是指存储器单元逻辑页中的存储器单元。
[0043]
尽管结合nand快闪存储器论述了图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或其它配置成存储电荷的数据存储结构)和其它架构(例如，and阵列、nor阵列等)。
[0044]
图2b是可用于参考图1所述类型的存储器中的存储器单元阵列200b的一部分的另一示意图，例如，作为存储器单元阵列104的一部分。图2b中的相似编号元件对应于如关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并有竖直结构，所述竖直结构可包含半导体导柱，其中导柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可分别通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到数据线204
0-204m，并通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共源极216。多个nand串206可选择性地连接到相同数据线204。nand串206的子集可通过使选择线215
0-215k偏置以选择性地激活各自位于nand串206和数据线204之间的特定选择晶体管212来连接到它们相应的数据线204。选择晶体管210可通过使选择线214偏置来激活。每个存取线202可连接到存储器阵列200b的多行存储器单元。通过特定存取线202共同地彼此连接的多行存储器单元可统称为层。
[0045]
三维nand存储器阵列200b可形成于外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200b的各种电路系统。外围电路系统226可包含互补电路元件。例如，外围电路系统226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，此工艺通常被称为cmos或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，cmos通常不再利用严格的金属氧化物半导体结构，但为了方便起见保留cmos命名。
[0046]
图2c是例如作为存储器单元阵列104的一部分可用于参考图1所述类型的存储器中的存储器单元阵列200c的一部分的另一示意图。图2c中编号相似的元件对应于关于图2a
提供的描述。存储器单元阵列200c可包含串联连接的存储器单元串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216，如图2a中所描绘。例如，存储器单元阵列200a的一部分可为存储器单元阵列200c的一部分。图2c描绘nand串206分组成存储器单元块250，例如，存储器单元块250
0-250
l
。存储器单元块250可以是可以在单个擦除操作中一起擦除的存储器单元208的群组，有时被称为擦除块。每一存储器单元块250可包含与例如选择线2150的单个选择线215共同关联的那些nand串206。存储器单元块2500的源极216可与存储器单元块250
l
的源极216为同一源极。例如，每一存储器单元块250
0-250
l
可共同选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214与215可能没有相应地直接连接到存储器单元块250
0-250
l
中的任何其它存储器单元块的存取线202和选择线214与215。
[0047]
数据线204
0-204m可连接(例如，选择性地连接)到缓冲器部分240，其可为存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块250
0-250
l
)。缓冲器部分240可包含用于感测在相应数据线204上指示的数据值的感测电路(图2c中未示出)。
[0048]
尽管图2c的存储器单元块250仅描绘了每存储器单元块250一个选择线215，但是存储器单元块250可包含与超过一个选择线215共同关联的那些nand串206。例如，存储器单元块2500的选择线2150可对应于图2b的存储器阵列200b的选择线2150，且图2c的存储器阵列200c的存储器单元块可进一步包含与图2b的选择线215
1-215k相关联的那些nand串206。在具有与多个选择线215相关联的nand串206的此类存储器单元块250中，与单个选择线215共同关联的那些nand串206可被称为存储器单元子块。每个此类存储器单元子块可响应于其相应的选择线215而选择性地连接到缓冲器部分240。
[0049]
图3是多个存储器单元的阈值电压范围的概念图。图3示出阈值电压范围以及它们对于一群十六层级存储器单元(通常被称为qlc存储器单元)的分布的实例。例如，此类存储器单元可编程成处于十六个不同阈值电压范围330
0-330
15
中的一个的阈值电压(vt)，每个阈值电压范围用于表示对应于四位位模式的数据状态。阈值电压范围3300通常具有比其余阈值电压范围330
1-330
15
大的宽度，因为存储器单元一般全都处于对应于阈值电压范围3300的数据状态，然后那些存储器单元的子集随后编程成具有处于阈值电压范围330
1-330
15
中的一个中的阈值电压。由于编程操作通常比擦除操作更受增量控制，所以这些阈值电压范围330
1-330
15
可趋向于具有更紧密的分布。
[0050]
阈值电压范围3300、3301、3302、3303、3304、3305、3306、3307、3308、3309、330
10
、330
11
、330
12
、330
13
、330
14
和330
15
可各自表示相应的数据状态，例如，l0、l1、l2、l3、l4、l5、l6、l7、l8、l9、l10、l11、l12、l13、l14和l15。作为实例，如果存储器单元的阈值电压在所述十六个阈值电压范围中的第一阈值电压范围3300内，那么在此情况下，存储器单元可以存储具有数据值逻辑
‘
1111’的数据状态l0，并且通常被称为存储器单元的经擦除状态。如果阈值电压在所述十六个阈值电压范围中的第二阈值电压范围3301内，那么在此情况下，存储器单元可以存储具有数据值逻辑
‘
0111’的数据状态l1。如果阈值电压在所述十六个阈值电压范围中的第三阈值电压范围3302内，那么在此情况下，存储器单元可以存储具有数据值逻辑
‘
0011’的数据状态l2，以此类推。表1提供数据状态和它们对应的逻辑数据值之间的一个可能对应关系。数据状态到逻辑数据值的其它指派是已知的。如本文中所使用，处于最低数据
状态(例如，经擦除状态或l0数据状态)的存储器单元将被认为编程为最低数据状态。例如，表1的信息可含于修整寄存器128内。
[0051]
表1
[0052]
数据状态逻辑数据值l01111l10111l20011l31011l41001l50001l60101l71101l81100l90100l100000l111000l121010l130010l140110l151110
[0053]
随着存储器单元尺寸的减小，它们相关联的数据存储结构通常会变小。此外，随着更多层级的数据状态存储到存储器单元，数据状态之间的区分可能会变得更加困难。
[0054]
图4a-4c是阈值电压分布的概念图。存储器单元的阈值电压可由于读取干扰和/或例如快速电荷损失(qcl)和累积电荷损失的其它现象而偏移。在读取干扰中，存储器单元的阈值电压可响应于施加到存储器单元的电压而偏移，以促进对选定用于感测的目标存储器单元的存取，例如，增加存储器单元的阈值电压。qcl是一种在栅极电介质界面附近到存储器单元的沟道区的电子去捕获，并且可在编程脉冲后引起即时vt偏移。当存储器单元通过验证操作时，由于栅极电介质中的经捕获电荷，经编程阈值电压可能看起来更高。当随后感测存储器单元时，存储器单元可由于栅极电介质中的电荷泄漏到沟道区而具有低于在编程验证操作期间获得的vt的vt。累积电荷损失可在经编程数据年限内发生，所述年限例如是编程数据和感测数据之间的一段时间。当数据存储结构变得更小时，这种电荷损失会变得更加明显。这些现象会使准确确定数据状态变得更加困难，因为存储器单元的阈值电压可能会发生足够的偏移，从而使其处于与原始目标数据状态不同的数据状态的阈值电压分布中。
[0055]
图4a是在编程之后例如不具有净电荷损失或净电荷增益的阈值电压分布的概念图。阈值电压分布330
x
和330
x 1
可表示任何两个邻近的阈值电压分布，其表示存储器单元可被指派到的数据状态，即，对于图3的实例，x可具有任何整数值0-14。阈值电压分布通常会在编程后经历扩展，这可能导致编程到对应数据状态的存储器单元的阈值电压分布重叠，如阈值电压分布330
x
和330
x 1
所描绘。箭头436可表示用于区分这两种数据状态的感测电
压，例如，被视为响应于对应于箭头436的电压电平而首先激活的存储器单元可被视为在阈值电压分布330
x
内。理想情况下，两个阈值电压分布之间的局部极小值处的感测电压(如图4a所示)可预期最准确地将所述两个邻近的阈值电压分布的存储器单元指派给正确的数据状态。
[0056]
图4b是由于电荷损失而偏移的阈值电压分布330
x
和330
x 1
的概念图，所述电荷损失例如可由于qcl和/或累积电荷损失而发生。响应于电荷损失，阈值电压分布330
x
和330
x 1
通常可能相对于感测电压偏移得更低。在感测电压高于局部极小值的情况下，可以准确地指派阈值电压分布330
x
的额外存储器单元，但是阈值电压分布330
x 1
的更多存储器单元可能被错误地指派。图4c是由于电荷增益而偏移的阈值电压分布330
x
和330
x 1
的概念图，所述电荷增益例如可能由读取干扰引起。响应于电荷增益，阈值电压分布330
x
和330
x 1
通常可能相对于感测电压偏移得更高。在感测电压低于局部极小值的情况下，可以准确地指派阈值电压分布330
x 1
的额外存储器单元，但是阈值电压分布330
x
的更多存储器单元可能被错误地指派。这种相互竞争的现象，一些升高阈值电压，一些降低阈值电压，可能使存储器装置寿命期间数据状态的可靠感测复杂化。各种实施例寻求尽管阈值电压分布中存在这些变化也能确定存储器单元的数据状态。
[0057]
感测电路通常用于存储器装置中，以便于对存储器装置中的一或多个选定(例如，目标)存储器单元中的每一个执行感测(例如，读取和/或验证)操作。感测操作可以是读取操作，例如用于提供从存储器单元阵列输出的数据，或者验证操作，例如用于验证编程脉冲是否成功地改变了目标存储器单元的阈值电压以指示其所需数据状态。图5示出可与各种实施例一起使用的类型的感测电路500。感测电路500示出为通过特定数据线204连接到特定nand串206，例如图2a中更详细地示出。应注意，图5中未示出分别选择性地将nand串206连接到源极216和数据线204的选择晶体管210和212。虽然讨论针对具有nand串206的感测电路500的使用，但是其它存储器结构和架构也适合于与感测电路500一起使用，其中可以根据选定用于感测的存储器单元的数据状态在数据线204和源极216之间选择性地形成电流路径。
[0058]
作为感测操作的部分，例如，感测操作的预充电部分，感测电路500可通过以下操作来对感测节点540、tc节点574和数据线204预充电：通过将信号线542偏置(例如，驱动)到足以激活晶体管544的特定电压电平(例如，控制信号pbiasp的电压电平)来激活预充电晶体管(例如，p型场效应晶体管或pfet)544；通过将信号线548偏置到足以激活晶体管546的特定电压电平(例如，控制信号blclamp的电压电平)来激活第一箝位晶体管(例如，n型场效应晶体管或nfet)546；通过将信号线552偏置到足以激活晶体管550的特定电压电平(例如，控制信号blclamp2的电压电平)来激活第二箝位晶体管(例如，nfet)550；以及通过将信号线564偏置到足以激活晶体管562的特定电压电平(例如，控制信号tc_iso的电压电平)来激活隔离晶体管(例如，nfet)562。感测电路500的控制信号可由存储器装置100的内部控制器(例如，控制逻辑116)提供。此类控制信号(例如，电压电平和定时两者)可以由感测操作限定，并区别于响应于执行感测操作而产生的信号(例如，在感测电路500的输出566处产生的电压电平(例如，输出信号sa_out)、在感测节点540上产生的电压电平或在tc节点562上产生的电压电平)。输出566可在感测操作的预充电部分期间具有初始逻辑高电平，并且可连接到反相器568的输入，使得其控制栅极连接到反相器568的输出的晶体管570(例如，pfet)
可被激活。这可将感测节点540、tc节点574和数据线204连接到配置成接收电压电平vreg2的电压节点572。
[0059]
tc节点574可连接到电容(例如，电容器)576的一个电极、晶体管(例如，nfet)578的控制栅极和控制栅极连接到配置成接收控制信号blc1的信号线582的晶体管(例如，nfet)580的源极/漏极。晶体管580可在感测操作期间保持撤销激活。电容576可使其第二电极连接到可变电压节点(例如，电压调节器)584的输出。可变电压节点584可进一步连接到其它感测电路500的一或多个额外电容576。尽管电容576在图5中描绘为电容器，但是应认识到，在其它实例中，电容576可以指电路(例如，感测电路)中具有电容(例如，预定义电容)且配置成响应于来自电压节点584的所施加电压而影响(例如，以电容方式影响)tc节点574的电压电平的部分(其可包含一或多个有源/无源元件)。
[0060]
感测启用晶体管(例如，nfet)586可连接于晶体管578的源极/漏极和感测电路500的输出566之间，并且可使其控制栅极连接到信号线588配置成接收控制信号senb。晶体管578可使其其它源极/漏极连接到电压节点(例如，参考电势节点)590。电压节点590可配置成接收参考电势，例如地、0v或供应电压vss。
[0061]
在对tc节点574和数据线204预充电之后，感测操作的额外部分可经执行以检测预充电数据线204和tc节点574在感测操作期间是否放电，由此确定选定用于感测的存储器单元的数据状态。一般来说，在对tc节点574和数据线204预充电之后，数据线204可接着选择性地连接到源极216，这取决于选定用于感测的存储器单元响应于施加到其控制栅极的感测电压是被激活还是被撤销激活。然后，如果电流流过nand串206，那么数据线204和tc节点574可以放电。如果数据线204的电压电平由于流过nand串206的电流而低于预充电电压电平，那么tc节点574的电压电平将同样地经历降低。如果数据线204的电压电平保持处于预充电电压电平，例如当选定用于感测的存储器单元保持撤销激活时，那么tc节点574的电压电平可保持处于其预充电(或经升压)电压电平。然后，tc节点574可与数据线204隔离，例如，通过撤销激活晶体管562和/或晶体管546。
[0062]
当晶体管586激活且tc节点574的电压电平施加到晶体管578的控制栅极时，电压节点590可依据tc节点574的电压电平而选择性地连接到输出566。输出566可在感测之前具有特定逻辑电平(例如，逻辑高)。如果电压节点590的电压电平在晶体管586激活时施加到输出566，那么其逻辑电平可改变，例如，从逻辑高电平变成逻辑低电平，并且如果电压节点590在晶体管586激活时保持与输出566隔离，那么其逻辑电平可保持处于所述特定逻辑电平。
[0063]
各种实施例可在感测操作期间使用tc节点574的升压和去升压。将tc节点574升压(例如，以电容方式将其耦合到第一升压电压电平)和去升压(例如，以电容方式将其耦合到较低的第二降压电压电平)例如可用于以促进更高的发展开销。通过在感测节点发展时间之前将tc节点574升压，可以允许tc节点574的电压电平发展得更长，而不会过早地指示数据线204的电流。在从数据线204与nand串206隔离之后tc节点574的后续去升压可准许tc节点574的电压电平降到晶体管578的触发点(例如，阈值电压)以下，以指示检测到电流(例如，电流的阈值电平)。
[0064]
感测电路500的触发点通常可取决于晶体管578的阈值电压。感测电路500通常配置成具有接近预充电电压电平的触发点(例如，感测阈值电平)，所述预充电电压电平可在
感测选定存储器单元之前在tc节点574上建立。触发点可以是tc节点574上的特定电压电平，其中感测电路500输出指示tc节点574的第一状态的第一逻辑电平，例如，当tc节点574的电压电平等于或高于触发点时。例如，当tc节点574的电压电平低于触发点时，感测电路500可以输出指示tc节点574的第二状态的第二逻辑电平。tc节点574的状态可用于提供经感测存储器单元的数据状态的指示。
[0065]
应注意，与对应于阈值电压与施加到其控制栅极的感测电压相隔较远的经激活存储器单元的数据线相比，对应于阈值电压与施加到其控制栅极的感测电压较靠近的经激活存储器单元的数据线可预期经历更低的放电水平和更高的tc节点574的所得电压电平。此现象可预期改变来自电容576的电流需求，以响应于tc节点574的变化的电压电平。
[0066]
各种实施例在感测操作期间使用电容576的电流需求的指示以估计可指示阈值电压低于两个邻近阈值电压分布的局部极小值的那些存储器单元的激活并且可指示阈值电压高于局部极小值的那些存储器单元的撤销激活的条件。通过获得关于阈值电压分布的偏移量值和方向的信息，可了解关于去升压条件的决策。
[0067]
图6是根据实施例的响应于经施加控制栅极电压且随阈值电压而变的流过存储器单元的电流的概念图。存储器单元的电流电平可由线640表示。vt_target可表示目标阈值电压，并且可对应于施加到选定存取线以用于与所述存取线连接的一或多个存储器单元的感测操作的电压电平。可能需要将具有小于atarget的存储器单元视为响应于向其控制栅极施加感测电压而被撤销激活。然而，需要注意的是，可能预期具有高于vt_target的阈值电压的存储器单元经历一些电流，尽管比目标电流atarget要小。类似地，可能预期阈值电压低于vt_target的存储器单元的电流可能高于目标电流电平atarget。
[0068]
参考感测电路500，高于电流电平a0的电流可初始地从电容576供应，但是可随后由电压节点572供应。电流电平a0可取决于可变电压节点584施加到电容576的电压电平。低于在阈值电压电平vt0处出现的电流电平a0的电流可响应于可变电压节点584施加的电压电平而从电容576供应。线642可表示随存储器单元的阈值电压电平而变的可变电压节点584上的稳态电流需求。如所描绘，可变电压节点584上的稳态电流需求可与阈值电压电平vt0处的电流电平a0相等，并且可以跟随存储器单元的电流电平以获得高于阈值电压电平vt0的阈值电压电平。
[0069]
图7a-7c是根据实施例的例如图4a-4c中描绘的邻近阈值电压分布的概念图。阈值电压分布330
x
和330
x 1
可表示任何两个邻近的阈值电压分布，其表示存储器单元可被指派到的数据状态，即，对于图3的实例，x可具有任何整数值0-14。箭头736可表示目标阈值电压电平vt_target，箭头738可表示阈值电压电平vt0。
[0070]
在图7a中，阴影区域739a可表示由阈值电压分布330
x
和330
x 1
的存储器单元的可变电压节点584供应的电流量值，如果这些存储器单元没有经历净电荷增益或电荷损失，则阈值电压分布330
x
和330
x 1
的阈值电压在vt0和vt_target之间。在图7b中，阴影区域739b可表示阈值电压分布330
x
和330
x 1
的存储器单元的可变电压节点584供应的电流量值，如果这些存储器单元经历电荷损失，则阈值电压分布330
x
和330
x 1
的阈值电压在vt0和vt_target之间。并且在图7c中，阴影区域739c可表示阈值电压分布330
x
和330
x 1
的存储器单元的可变电压节点584供应的电流量值，如果这些存储器单元经历电荷增益，则阈值电压分布330
x
和330
x 1
的阈值电压在vt0和vt_target之间。如图7a-7c所描绘，相对于未经历净电荷损失或
电荷增益的存储器单元，经历电荷损失的存储器单元可能预期经历来自其可变电压节点584的较低电流需求。相反，相对于未经历净电荷损失或电荷增益的存储器单元，经历电荷增益的存储器单元可能预期经历来自其可变电压节点584的更高电流需求。
[0071]
假设电荷损失或电荷增益的量值不过大，例如，到上述关系开始反转的点，则电流需求的相对量值可用于指示阈值电压偏移的方向和量值。响应于确定阈值电压偏移的预期方向和量值，可以确定可预期补偿检测到的阈值电压偏移的去升压电压电平。这可能导致阈值电压高于所述两个邻近阈值电压分布之间的局部极小值的存储器单元被视为撤销激活，而阈值电压低于局部极小值的存储器单元被视为激活。替代地或另外，所需去升压电压电平和电流需求之间的关系可以表示为函数，或者存储在位于存储器中或以其它方式可被存储器存取的查找表中。一般来说，较低的去升压电压电平可响应于电荷增益而施加，而较高的去升压电压电平可响应于电荷损失而施加。
[0072]
表2可为随测得电流需求而变的去升压电压电平的查找表的实例。在表2中，vdefault可表示默认去升压电压电平，例如，如果检测到很少或没有阈值电压偏移，则可以使用该电平。去升压电压电平的各种电压电平之间的关系可为v1》v2》vdefault》v3》v4。虽然表2中描绘了查找表的五行，但可以使用更少或更多的行。
[0073]
表2
[0074]
随测得电流需求而变的去升压电压电平
[0075][0076][0077]
图8是根据实施例的时序图，大体上描绘了例如图5中描绘的感测电路500的感测电路的各个节点在感测操作的各个阶段的电压电平。参考图8和5，轨迹884可表示可变电压节点584的输出的电压电平，轨迹864可表示施加到与晶体管562的控制栅极连接的信号线564的控制信号tc_iso的电压电平，并且轨迹852可表示施加到与晶体管550的控制栅极连接的信号线552的控制信号blclamp2的电压电平。
[0078]
在感测操作的预充电和升压阶段期间，控制信号tc_iso的电压电平(轨迹864)可足以在一开始激活晶体管562，并且控制信号blclamp2的电压电平(轨迹852)可足以在一开始激活晶体管550。然后，可变电压节点584的输出的电压电平(轨迹884)可从初始电压电平883增加到升压电压电平885。初始电压电平883可为参考电势，例如地、vss或0v。在时间t1处或附近，控制信号blclamp2的电压电平可减小。
[0079]
在时间t1处，允许tc节点574发展，例如，依据连接到数据线204的nand串206是否传导电流，例如选定存储器单元是否传导电流，选择性地放电。这可被称为感测操作的tc节点发展阶段。如果选定存储器单元的电流电平高于a0(图6)，那么晶体管550可激活，并且存储器单元电流可由电压节点572供应。如果选定存储器单元的电流电平低于a0，那么晶体管550可撤销激活，并且存储器单元电流可由电压节点584供应。在时间t2处，控制信号tc_iso可减小以在后续去升压期间撤销激活晶体管562，并分离tc节点574与数据线204。在时间t2
之后，可变电压节点584的输出的电压电平可减小(例如，去升压)到去升压电压电平887，并且数据值可以本领域中很好理解的方式进行感测和锁存。
[0080]
对于各种实施例，例如对应于选定用于感测的存储器单元群组的一组感测电路的电容576的电流需求可在时间段870期间测量。这可包含测量连接到所述一组感测电路的电容576的一或多个电压节点584的电流需求。一组感测电路可包含配置成感测选定用于在感测操作期间进行感测的存储器单元的数据状态的每个感测电路，或配置成感测选定用于在感测操作期间进行感测的某一存储器单元子集的数据状态的每个感测电路。例如，选定用于在感测操作期间进行感测的存储器单元的逻辑页可包含连接到选定存取线的16k个存储器单元，选定存取线的nand串分别连接到16k个感测电路。电流需求的测量可基于连接到所述16k个感测电路中的每一个的电容的每个电压节点。应注意，单个电压节点可连接到超过一个感测电路的电容。
[0081]
由于诸如沿存取线的不同制造条件、沿存取线的不同环境条件、沿存取线的不同编程条件等因素，存储器单元的逻辑页之间的阈值电压偏移可能是可变的。因而，对选定用于感测操作的存储器单元的子集执行电流需求的测量可能是有益的，所述子集可能预期经历类似或更类似的阈值电压偏移水平。例如，前述实例的逻辑页的16k个存储器单元可以被划分为四个子集，每个子集具有4k个存储器单元。存储器单元的每个子集可表示沿选定存取线的连续存储器单元群组。可变电压节点通常只对应于存储器单元的一个子集。
[0082]
如前所述，阈值电压电平vt0可取决于升压电压电平885。对于确定对应于感测操作的多个存储器单元子集的电流需求的实施例，可使用不同升压电压电平，以便获得关于任何阈值电压偏移的量值的额外信息。例如，参考图6，移动vt0可改变可由电容且因此由可变电压节点供应的单元电流电平。通过比较用于使用第一升压电压电平感测一个存储器单元子集的电流需求与使用不同于第一升压电压电平的第二升压电压电平感测不同存储器单元子集的电流需求，可确定指示阈值电压在用于第一升压电压电平的vt0和用于第二升压电压电平的vt0之间的存储器单元的数目的信息。此信息可更好的通知去升压电压电平的调整量值。
[0083]
时间段870可表示从时间t2(例如，当tc节点574与数据线204隔离时)延伸到时间t2之前的某一时间的时间段。时间段870可表示感测操作的tc节点发展阶段的最后20％。替代地，时间段870可表示不到感测操作的tc节点发展阶段的最后20％的某一时间段。
[0084]
去升压电压电平887可响应于电流需求的测量而选定。如果确定电流需求在预定义范围内，所述预定义范围可包含等于某一目标电流电平，那么去升压电压电平887可选定为某一默认值，此默认值响应于在存储器单元未经历净电荷增益或电荷损失的推测下感测电路的所需操作而选定。对于确定为在预定义范围之外的电流需求，去升压电压电平887可选定为比默认值更高或更低以补偿检测到的阈值电压偏移。响应于某一水平的电流需求而选择去升压电压电平887可包含响应于所述水平的电流需求选择电压差889并向初始电压电平883添加电压差889(例如，电压差889的绝对值)。一般来说，可响应于电荷增益而施加较低的去升压电压电平(例如，比默认值更靠近初始电压电平883)，并且可响应于电荷损失而施加较高的去升压电压电平(例如，比默认值更远离初始电压电平883)。
[0085]
图9描绘根据实施例的例如在感测操作期间操作根据实施例的存储器的方法的流程图。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令
可由例如控制逻辑116的控制器执行，以使存储器(例如，存储器的相关组件)执行方法。
[0086]
在901处，可向多个电容中的每一电容施加升压电压电平，每个电容连接到多个节点中的相应节点。例如，在选定用于感测操作的多个存储器单元的感测操作期间且作为所述感测操作的部分，升压电压电平可通过可变电压节点584施加到电容576。多个存储器单元可包含选定用于感测操作的每一存储器单元或选定用于感测操作的某一存储器单元子集的所有存储器单元。每个电容576可连接到对应tc节点574。在903处，多个节点中的每一节点可通过选定用于感测操作并连接到多个节点中的相应节点的多个存储器单元中的相应存储器单元选择性地放电。例如，每个tc节点574可通过相应nand串206的相应存储器单元选择性地放电到源极216，这取决于所述存储器单元是否响应于施加到其控制栅极的感测电压而激活，例如，取决于其数据状态。通常，每个nand串206的所有剩余存储器单元可接收足以激活这些存储器单元的传递电压，而不管它们的数据状态如何。
[0087]
在905处，当每个节点连接到其相应存储器单元时，可测量多个电容的电流需求。测量电容的电流需求可包含测量连接到每一个电容的一个电极的电压节点(例如，可变电压节点)的电流需求，或者它可包含测量多个电压节点(例如，可变电压节点)的电流需求，每个电压节点连接到多个电容中的一或多个电容，以及对那些测得的电流需求求和。在907处，多个节点中的每一节点可与其相应存储器单元隔离。例如，每个tc节点574可通过撤销激活相应晶体管562而与其相应nand串206隔离。
[0088]
在909处，可响应于测得的电流需求而确定去升压电压电平。如参考图6和7a-7c所论述，电容576的电流需求可大体取决于与其连接的相对于施加到其控制栅极的感测电压的电压电平的存储器单元的阈值电压电平。在911处，可向多个电容中的每一电容施加去升压电压电平。在913处，当向多个电容中的每一电容施加去升压电压电平时，可确定多个存储器单元中的每一存储器单元的数据状态。例如，如果tc节点574的电压电平低于晶体管578的触发点(例如，低于阈值电压)，那么晶体管578可撤销激活。在激活晶体管586时，感测电路的输出566可保持与电压节点590隔离，且因此保持处于逻辑高状态，指示存储器单元被认为响应于感测电压而激活。相反地，如果tc节点574的电压电平高于晶体管578的触发点(例如，高于阈值电压)，那么晶体管578可激活。在激活晶体管586时，感测电路的输出566可连接到电压节点590，且因此转变到逻辑低状态，指示存储器单元被认为响应于感测电压而撤销激活。应注意，各种实施例可有助于经由使用默认去升压电压电平的方法更准确地确定预期数据状态，并且可促进此类准确性增加而不会使读取时间有所损失。
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结论
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尽管本文中已经说明并描述了特定实施例，但所属领域的技术人员应了解，预计实现相同目的的任何布置可以取代所示的特定实施例。所属领域的技术人员将清楚实施例的许多调适。因此，本技术意图涵盖实施例的任何调适或变型。