利用小面积高电阻元件的单粒子翻转免疫触发器的制作方法

1.本发明涉及数字逻辑元件。更具体地，本发明涉及利用致密高电阻构造(如电阻随机存取存储器(reram)结构作为电阻元件)的单粒子翻转(seu)免疫触发器。


背景技术：

2.暴露于单粒子瞬态(set)脉冲的触发器可容易地切换状态。切换自身状态的触发器使采用该触发器的系统变得不稳定，从而需要重置系统(一旦认识到系统不稳定)。重置系统会导致系统的信息丢失。
3.seu免疫触发器允许系统在set脉冲之后继续运行。系统恢复并返回正常操作。这对任务关键应用非常重要。
4.创建seu免疫触发器的一种方法是使用串联电阻器-电容器(rc)网络来过滤掉set粒子。过滤器动作必须保持set脉冲的幅值小于触发器交换点(或触发器内部的反相器的交换点)。
5.在这种现有技术方法的使用中出现的一个问题是rc网络的物理大小。5μ
×
5μ电容器可以提供100ff的电容，但是相当大，面积为25μ2。另外，电阻器的正常薄层电阻，ρ，大约在600欧姆与10k欧姆之间。为了提供大约1ns的seu/set免疫，需要至少100k欧姆的电阻。因此，需要最少10个正方形，这占大面积。鉴于如此面积，触发器变得太大而不利于使用这种网络来实施。
6.已经用于提供具有seu/set免疫的电路的第二方法是提供电路的三个拷贝并使用表决电路来确定正确的输出。这种解决方案消耗了超过各个电路中的一个电路的裸片面积的三倍。


技术实现要素：

7.根据本发明的一个方面，一种单粒子翻转(seu)免疫触发器包括：时钟线，所述时钟线被配置为供应时钟信号；主级数据锁存器，所述主级数据锁存器具有数据输入、数据输出和时钟输入，所述主级数据锁存器响应于所述时钟信号的第一状态而呈现透明状态并且响应于所述时钟信号的第二状态而呈现锁定状态；从级数据锁存器，所述从级数据锁存器具有耦合到所述主级数据锁存器的所述数据输出的数据输入、数据输出、扫描输出和从锁存器时钟输入；扫描从数据锁存器，所述扫描从数据锁存器具有耦合到所述从数据锁存器的所述扫描输出的数据输入、数据输出和时钟输入，所述扫描从数据锁存器响应于所述时钟信号的所述第二状态而呈现透明状态并且响应于所述时钟信号的所述第一状态而呈现锁定状态；以及从锁存器时钟线，所述从锁存器时钟线被配置成向所述从级数据锁存器的所述从锁存器时钟输入供应从时钟信号，所述从级数据锁存器响应于所述从时钟信号的第一状态而具有透明状态并且响应于所述从时钟信号的第二状态而具有锁定状态。所述从级数据锁存器包括：开关反相器，当所述从级数据锁存器处于所述透明状态时所述开关反相器处于禁用状态，并且当所述从级数据锁存器处于所述锁定状态时所述开关反相器处于启
用状态，所述开关反相器由开关晶体管和反相器晶体管形成；以及时间延迟再生反馈电路，当所述时间延迟再生反馈电路处于其锁定状态时，所述时间延迟再生反馈电路提供比seu粒子的时间段长的时间延迟。
8.根据本发明的一个方面，所述seu免疫触发器进一步包括置位信号线，并且所述主级数据锁存器和所述扫描从数据锁存器各自包括耦合到所述置位信号线的置位输入。
9.根据本发明的一个方面，所述seu免疫触发器进一步包括复位信号线，并且所述主级数据锁存器和所述扫描从数据锁存器各自包括耦合到所述复位信号线的复位输入。
10.根据本发明的一个方面，所述seu免疫触发器进一步包括多路复用器，所述多路复用器具有耦合到数据信号线的第一数据输入、耦合到扫描输入信号线的第二数据输入、耦合到所述第一级数据锁存器的所述数据输入的数据输出以及耦合到输入选择信号的选择输入。
11.根据本发明的一个方面，所述从级数据锁存器具有耦合到所述开关反相器的输出节点的数据输出。
12.根据本发明的一个方面，所述时间延迟由rc网络提供，所述rc网络包括竖直电阻元件和电容元件，所述电容元件包括所述开关反相器中的所述反相器晶体管的栅极电容，所述竖直电阻元件与所述电容元件串联连接。
13.根据本发明的一个方面，所述竖直电阻元件形成为未编程的反熔丝器。
14.根据本发明的一个方面，所述竖直电阻元件形成为原始reram装置。
15.根据本发明的一个方面，所述竖直电阻元件形成为高电阻金属化合物的层。
16.根据本发明的一个方面，所述高电阻金属化合物是富硅sio2、富钽ta2o5、富钛tio2、富铝a12o3和富硅sin中的一种。
17.根据本发明的一个方面，所述开关反相器包括反相器输入节点和反相器输出节点，并且所述开关反相器开关晶体管和反相器晶体管包括：p沟道反相器晶体管，所述p沟道反相器晶体管与第一电压供应节点和所述反相器输出节点之间的p沟道开关晶体管串联连接，所述p沟道反相器晶体管的栅极连接到所述反相器输入节点；n沟道反相器晶体管，所述n沟道反相器晶体管与n沟道开关晶体管、所述反相器输出节点和第二电压供应节点串联连接，所述n沟道反相器晶体管的栅极连接到所述反相器输入节点；以及所述时间延迟再生反馈电路，所述时间延迟再生反馈电路包括第一反相器，所述第一反相器的输入连接到所述反相器输出节点并且所述第一反相器的输出与竖直电阻元件串联连接到所述反相器输入节点，所提供的时间延迟是所述竖直电阻元件和电容器的电阻的函数，所述电容器包括所述p沟道反相器晶体管和所述n沟道反相器晶体管的所述栅极的所述电容。
18.根据本发明的一个方面，所述seu免疫触发器进一步包括第二反相器，所述第二反相器连接在所述第一反相器的输出与所述从级数据锁存器的所述扫描输出之间。
19.根据本发明的一个方面，所述seu免疫触发器进一步包括第三反相器，所述第三反相器连接在所述第一反相器的输出与所述seu免疫触发器的输出节点之间。
附图说明
20.下面将参考实施方案和附图更详细地解释本发明，附图中示出：
21.图1是根据本发明的一个方面的例示性seu免疫触发器的框图；
22.图2是可以在图1中所描绘的seu免疫触发器中采用的例示性从锁存器的示意图；
23.图3为在本发明的实施方案中可用作竖直电阻器元件的典型反熔丝装置结构的剖视图；
24.图4是在本发明的实施方案中可以用作竖直电阻器元件的典型的原始reram元件结构的剖视图；并且
25.图5为在本发明的实施方案中可用作竖直电阻器元件的另一种典型高电阻结构的剖视图。
具体实施方式
26.本领域普通技术人员将认识到，以下描述仅是例示性的而非以任何方式进行限制。本领域技术人员将易于想到其他实施方案。
27.已知几种高电阻元件可以形成为竖直结构，这些结构占据集成电路上的小面积(即，它们可以占据金属间或金属与衬底接触的大小的区域)。这些结构在本文中将被称为竖直电阻器元件。如本文所用的术语的含义内的竖直电阻器元件的示例是未编程的反熔丝元件、原始reram元件，即，未编程的reram元件和其他高电阻结构。这些竖直电阻器元件中的每一个具有极高的电阻，同时占据集成电路上的小面积。其极高电阻允许在seu免疫触发器内用于rc网络的小电容。电路中的场效应晶体管(fet)的栅极电容可以用作rc网络中的小电容“c”。名称“vre”用于指定附图中的这些竖直电阻器元件。
28.现在参考图1，框图示出了根据本发明的一个方面的例示性seu免疫触发器10。seu免疫触发器10包括三级、主级数据锁存器12、包含竖直电阻器元件的从级数据锁存器14以及用于通过seu免疫触发器10快速转移数据的扫描从级数据锁存器16，该扫描从级数据锁存器用于扫描链中以提供扫描链数据条目和诊断测试，诸如自动测试图案生成器(atpg)诊断。
29.主级数据锁存器12是本领域已知的电平钟控锁存器，这意味着当时钟输入18处于第一逻辑电平时，锁存器是透明的，并且在其数据输入(d)20处出现的数据被传递到其数据输出(q)22。当时钟输入18处于与第一逻辑电平相反的第二逻辑电平时，数据输出q 22保持在数据输入d 20处出现的先前数据，即，数据输入d 20的变化不传递到数据输出q 22。在本发明的一些实施方案中，数据锁存器具有在激活时强制q输出22为一或高逻辑状态的置位输入(s)24和在激活时强制q输出22为零或低逻辑状态的复位输入(r)26。对锁存器的置位和复位输入是众所周知的，并且普遍用于置位或复位用户期望的锁存器的状态。置位输入(s)24连接到置位线52，当断言有源信号在置位线52上时，该置位线强制q输出22为一逻辑状态。复位输入(r)26连接到复位线56，当断言有源信号在复位线56上时，该复位线强制q输出26为零逻辑状态。本领域普通技术人员将理解，主级数据锁存器12可以具有置位输入24和复位输入26中的一个、两个，或两个都没有。
30.从级数据锁存器14也是电平钟控数据锁存器，其具有通过线30连接到主级数据锁存器12的q输出22的数据输入28、连接到在附图标记34处示出的从锁存器时钟线ck_s1的从锁存器时钟输入clk 32、q输出36和扫描出(so)输出38。q输出36形成seu免疫触发器10的输出，并且可以用于例如设置多路复用器的输入或将两个互连导体以编程方式连接在用户可编程集成电路中。从锁存器时钟线ck_s1被布置成提供从时钟信号。从级数据锁存器14响应
于从时钟信号的第一状态而透明，并且响应于从时钟信号的第二状态而被锁定。
31.扫描从级数据锁存器16也是电平钟控锁存器，该电平钟控锁存器具有通过线42连接到从级数据锁存器14的so输出38的数据输入d 40，以及连接到seu免疫触发器10的so输出48的时钟输入44、q输出46。在本发明的一些实施方案中，扫描从级数据锁存器16可以具有置位输入(s)50和复位输入(r)54，当断言有源信号在置位线52上时，该置位输入(s)50强制q输出46为一逻辑状态，当断言有源信号在复位线56上时，该复位输入(r)54强制q输出46为零逻辑状态。本领域普通技术人员将理解，主级数据锁存器12可以具有置位输入50和复位输入54中的一个、两个，或两个都没有。
32.主级数据锁存器12的时钟输入18和44和扫描从级数据锁存器16一起分别连接到时钟线58(表示为ck)，该时钟线58被布置成提供时钟信号。到主级数据锁存器12的时钟输入18被反转，并且因此，当主级数据锁存器12响应于时钟信号的第一状态而透明时，扫描从级数据锁存器16被锁定，并且当主级数据锁存器12响应于时钟信号的第二状态被锁定时，扫描从级数据锁存器16是透明的。
33.多路复用器60具有连接到数据输入线62的第一数据输入(表示为data)、连接到扫描输入线64的第二数据输入(表示为si)、在线66处连接到主级数据锁存器12的数据输入d 20的数据输出。多路复用器的选择输入连接到选择线se 68。扫描输入si 64用作seu免疫触发器10的扫描输入。
34.本发明的seu免疫触发器10的一个有利使用是位于集成电路中，该集成电路包括许多此类seu免疫触发器10的串联连接链，其中可以使用到其和从其的si和so输入/输出来计算数据的串行流，用于将数据加载到触发器中并从触发器中读取数据以用于电路诊断。使用常规触发器的串联触发器链是已知的并且在使用中。
35.现在参考图2，示意图示出了可以在图1中所描绘的seu免疫触发器中采用的例示性从级数据锁存器14。从级数据锁存器14包括虚线70内所示的开关反相器，该开关反相器包括p沟道反相器晶体管72，该p沟道反相器晶体管72与p沟道开关晶体管74串联连接在附图标记76处示为v
dd
的第一电压供应电势和反相器输出节点78之间。虚线70内所示的开关反相器还包括n沟道反相器晶体管80，该n沟道反相器晶体管80与n沟道开关晶体管82串联连接在附图标记84处示为接地的电压供应电势和反相器输出节点78之间。p沟道反相器晶体管72和n沟道反相器晶体管80的栅极连接在一起以形成开关反相器70的输入节点86。开关晶体管74和82用于选择性地启用和禁用开关反相器，如本领域所熟知的。
36.根据本发明的实施方案，在采用1v芯晶体管的过程中，p沟道开关晶体管74和n沟道开关晶体管82可以被制造为芯晶体管，但是这种尺寸晶体管可以具有不可接受的高栅极泄漏，以用作p沟道反相器晶体管72和n沟道反相器晶体管80。在芯晶体管具有不可接受的高栅极泄漏的情况下，可以指定具有较厚栅极氧化层的特殊晶体管用作反相器晶体管72和80，但替代具有较厚栅极氧化层的高压晶体管成本较低(例如，1.8v晶体管通常用作使用1v芯晶体管的集成电路中的i/o晶体管)，其已经在外围设备的工艺中用作反相器晶体管72和80。
37.d输入28连接到传门(passgate)88的输入，该传门包括与n沟道传门晶体管92并联连接的p沟道传门晶体管90。n沟道传门晶体管92的栅极连接到从级数据锁存器14的时钟输入32，其如上文所指示连接到ck_s1时钟线，并且p沟道传门晶体管90的栅极连接到在附图
标记94处示出的ck_s1时钟线的互补序列并且表示为由反相器用ck_s1时钟线生成的ck_s1_b。p沟道开关晶体管74的栅极连接到ck_s1时钟线，并且n沟道开关晶体管82的栅极连接到ck_s1_b线。传门88的输出连接到开关反相器70的输出节点78并且连接到一对串联连接的反相器96和98。反相器96的输出还在p沟道反相器晶体管72和n沟道反相器晶体管80的栅极处连接到开关反相器70的输入节点86，该连接通过竖直电阻器元件102。线100上的反相器98的输出是连接到扫描从锁存器16的d输入40的从级数据锁存器14的so输出(图1中示出的附图标记38)。
38.竖直电阻器元件102连接在反相器96的输出与p沟道反相器晶体管72的栅极之间，并且n沟道反相器晶体管80形成开关反相器70的输入节点86，以形成时间延迟再生反馈电路作为围绕开关反相器70的回路，其时间延迟通过由竖直电阻器元件102形成的rc网络和反相器晶体管72和80的组合栅极电容确定。当从级数据锁存器14处于其锁定模式时，此时间延迟提供本发明的seu免疫触发器10的seu免疫。反相器96的输出还连接到反相器104的输入。反相器104的输出形成从级数据锁存器14的q输出，该从级数据锁存器驱动整个seu免疫触发器10的负载，例如对多路复用器或限定其功能或连接可编程电路中的互连线的其他可配置电路的输入状态。
39.如果从锁存器时钟线ck_s1 34保持在高逻辑电平，则从级数据锁存器14保持在透明模式中，因为传门88的p沟道晶体管90和n沟道晶体管92都导通，并且无论从级数据锁存器14的d输入28处出现什么逻辑信号均通过传门88以及反相器96和98耦合到输出线100，并且通过传门88以及反相器96和104耦合到输出线36。由时钟线ck_s1(及其互补序列)的高电平启用的该数据路径减少了通过seu免疫触发器10从主锁存器12的si输入64到从锁存器16的so输出48的串行数据链路径通过传门88、反相器96和反相器98。这通过这些触发器链引入了很小的延迟，并允许通过触发器链快速转移数据，从而允许链中seu免疫触发器10的所有主级的快速初始设置。当从级数据锁存器14保持在透明模式时，开关反相器70被禁用，因为p沟道开关晶体管74和n沟道开关晶体管82都被关断。如果从锁存器时钟线ck_s1 34保持在低逻辑电平，则从级数据锁存器14处于其锁定模式。
40.seu免疫触发器10的完整编程是通过将ck 58设置为高逻辑电平并将ck_s1 34设置为高逻辑电平从而将主级数据锁存器12锁存到所需状态来完成的，从而在主级数据锁存器14的时钟输入18处提供低逻辑电平以锁存其q输出22，同时从级数据锁存器14保持在透明模式，从而启用传门88并关闭开关晶体管74和82以禁用开关反相器70。ck 58必须在足以克服从级数据锁存器14的rc延迟的时间长度内保持高电平。一旦第二级锁存器14处于其最终状态(即，在由竖直电阻器元件102和p沟道反相器晶体管72和n沟道反相器晶体管80的栅极电容引起的rc延迟之后)，从锁存时钟线ck_s1 34被设置为低逻辑电平以打开开关反相器并将从级数据锁存器14置于再生模式，该再生模式通过时间延迟再生反馈电路(即，通过从反相器70的输出端、反相器96通过rc网络回到反相器70的输入端的反馈回路)锁存反相器70的状态。触发器电路10现在是seu免疫。
41.本领域普通技术人员将容易理解，图2中所示的开关反相器70可以多种不同方式配置。作为非限制性示例，开关晶体管74和82和反相器晶体管72和80的位置可以反转，其中反相器晶体管的公共漏极连接连接到输出节点78，并且开关晶体管78和82的源极连接到电压供应节点76和84。替代地，可以消除开关晶体管78和82，并且可以在输入节点86与反相器
70的输出节点78之间串联插入传门(和必要的反相器)。传门将连接到ck_s1和ck_s1_b时钟线34和94，使得当传门88被禁用时其将被启用，并且当传门88被启用时其将被停用。
42.本领域普通技术人员将理解，从锁存器时钟线ck_s1 34上的信号和时钟线ck_s1_b 94需要是seu免疫时钟信号。提供seu免疫时钟信号在本领域普通技术人员的水平范围内。
43.本发明的seu免疫触发器10不受seu免疫的set脉冲的长度取决于竖直电阻器元件102的电阻加上反相器晶体管72和80的栅极电容。竖直电阻器元件电阻102优选地相当大，即大于约1mω。这具有若干后果。一是反相器晶体管72和80的栅极泄漏变得很关键，因为通过竖直电阻器元件102的栅极电容的充电率必须大于栅极泄漏引起的栅极电容的放电率。在低于约1gω的竖直电阻器电阻值下，芯装置的栅极泄漏可能允许使用它们。设计者可能够容易地根据特定技术、装置几何形状和所使用的工艺进行选择。
44.芯供电电压也将影响栅极泄漏。例如，根据本发明的一个方面，在0.8v的芯供电电压下，充电电流与泄漏电流的约至少3:1的比率将确保反相器70的输出不会错误地开关。此比率取决于芯供电电压(即，约至少4:1的比率对于1v的芯供电电压就足够了，并且约至少5:1的比率对于1.2v的芯供电电压就足够了)，在集成电路中的芯晶体管的栅极泄漏过大，高压装置(在集成电路设计中通常使用的术语指代在采用比集成电路的芯中使用的晶体管厚的栅极氧化物的集成电路中的i/o晶体管)可以有利地用作反相器晶体管72和80以提供低栅极泄漏，因为它们的栅极泄漏比具有较薄栅极氧化物的芯晶体管的栅极泄漏小几个数量级。考虑到反相器晶体管72和80的栅极电容特性，可以通过选择竖直电阻器的几何形状或提供并联连接的多于一个竖直电阻器元件来选择竖直电阻器102的电阻值。
45.seu免疫触发器10的沉降时间相对较长，并且取决于rc时间常数的值，该rc时间常数通过使用的竖直电阻器元件的电阻和反相器晶体管的栅极电容确定。这是本发明的seu免疫触发器10对很少编程的触发器特别有用的原因，诸如用于配置诸如fpga之类的用户可编程电路的那些触发器。
46.现在参考图3，剖视图示出了在本发明的实施方案中可用作竖直电阻器102的一种形式的典型未编程的反熔丝装置结构110。未编程的反熔丝110形成于晶体管栅极、金属互连层或衬底或阱(示出为层112)中的扩散中的一者上方。层114是反熔丝的下部电极，层116是在下部电极114上方形成的反熔丝材料层，其可以由诸如掺杂或未掺杂的非晶硅之类的材料形成。在反熔丝材料116上方形成上部电极118。然后可以将层114、116和118蚀刻为叠堆。在一些实施方案中，层112可以用作蚀刻停止层，并且在其他实施方案中，可以在层112上方形成单独的蚀刻停止层(未示出)。在一些实施方案中，用于上层金属的附加扩散阻挡层120也形成在叠堆上并与叠堆一起蚀刻。
47.然后，在层114、116和118的叠堆上方形成介电层122，并且形成金属层并将其连接到叠堆的顶层(120或118)。在图18中，金属层被示为被衬里126围绕的镶嵌铜层124，如本领域中已知的那样。在形成衬里126和铜金属线124之前，形成通孔128以连接到反熔丝的顶层118或120，如本领域中已知的那样。
48.诸如上述的反熔丝结构是众所周知的。反熔丝装置结构110的一个非限制性例示性示例在美国专利号5,770,885中示出，其全部内容以引用方式并入本文。反熔丝装置结构110保持未编程状态，并且在这种状态下具有从约1m欧姆到大于约1g欧姆的量级的电阻。
49.现在参考图4，剖视图示出了典型原始的reram元件结构130，其可以在本发明的实施方案中用作竖直电阻器的另一种形式。“原始的”reram元件130在每种方式上都与常规reram元件相同，除了无法对其进行编程或擦除之外，因此它始终保持在制造时的完全擦除状态。这是一种高阻抗状态，其中其电阻取决于场强，但大于约10mω，且可以超过约20gω。竖直电阻器102的这种形式是非常有用的，因为它可以提供极高的阻抗，同时几乎不占用集成电路上的布局面积，因为它可以被制造在集成电路结构中现有的触点或金属间通孔上。reram元件102的极性无关紧要。reram元件的一个非限制性示例在2013年4月9日发布的美国专利8,415,650中描述，其全部内容以引用方式并入本文。
50.如现在关注的图4所示，reram元件基本上是由固体电解质层分开的两个金属板。reram元件通常可通过施加具有将金属离子从金属板中的一者驱动到固体电解质层中的极性的电压电势来编程，并且通过施加具有将金属离子驱动回到源金属板的极性的电压电势来擦除。
51.图4的实施方案中所示的一些结构类似于图3中所示的一些结构。因此，图4中存在的与图3中的元件对应的元件将使用与图3中所用相同的附图标记来指定。
52.未编程的(“原始的”)reram元件130形成在晶体管栅极、金属互连层或衬底或阱(示为层112)中的扩散中的一者上方。层132为扩散阻挡层和/或粘附层。层134是原始的reram元件130的下部电极。层136是形成在下部电极134上方的固体电解质层。上部电极138形成在固体电解质层136上方。在一些实施方案中，扩散阻挡层120也形成在叠堆上并与叠堆一起蚀刻。然后可以将层132、134、136、138和120(如果存在)蚀刻为叠堆。在一些实施方案中，层112可以用作蚀刻停止层，并且在其他实施方案中，可以在层112上方形成单独的蚀刻停止层(未示出)。
53.如在图3的实施方案中，然后，在层132、134、136、138和120的叠堆上方形成介电层122，并且形成金属层并将其连接到叠堆的顶层(120或138)。在图4中，金属层被示为被衬里126围绕的镶嵌铜层124，如本领域中已知的那样。在形成衬里126和铜金属线124之前，形成通孔128以连接到原始的reram元件结构130的顶层138或120，如本领域中已知的。
54.现在参考图5，剖视图示出了在本发明的实施方案中可用作竖直电阻器的另一种典型高电阻结构140。图5的实施方案中所示的一些结构类似于图3和图4中所示的一些结构。因此，图5中存在的与图3和图4的实施方案中的元件对应的元件将使用与那些图中所用相同的附图标记来指定。
55.高电阻结构140形成在晶体管栅极、金属互连层或衬底或阱(示出为层112)中的扩散中的一者上方。层142为扩散阻挡层和/或粘附层。层144是在层142上方形成的高电阻材料层。在高电阻材料层144上方形成第二扩散阻挡层146。在一些实施方案中，第二扩散阻挡层120也形成在叠堆上并与叠堆一起蚀刻。然后可以将层142、144、146和120(如果存在)蚀刻为叠堆。在一些实施方案中，层112可以用作蚀刻停止层，并且在其他实施方案中，可以在层112上方形成单独的蚀刻停止层(未示出)。
56.如在图3和图4的实施方案中，然后，在层142、144、146和120的叠堆上方形成介电层122，并且形成金属层并将其连接到叠堆的顶层(120或146)。在图5中，金属层被示为被衬里126围绕的镶嵌铜层124，如本领域中已知的那样。在形成衬里126和铜金属线124之前，形成通孔128以连接到原始的reram元件的顶层146或120，如本领域中已知的那样。
57.可以采用多种材料来形成高电阻层144。非穷举列表包括富硅sio2、富钽ta2o5、富钛tio2、富铝a12o3、富硅sin。可以使用cvd、pecvd和其他沉积工艺来形成此类膜。本领域的普通技术人员将容易想到其他工艺兼容的稳定的高电阻材料。这些材料的厚度和化学组成以及沉积它们以产生期望的电阻值所需的沉积条件可以容易地通过实验确定，以用于本发明的特定实施方案中。这些设计参数是本领域普通技术人员容易调整的，以实现约1m欧姆到大于1g欧姆的电阻值。
58.本领域普通技术人员将理解，尽管在图3至图5中示出了镶嵌铜金属化结构124，但是可以替代地采用其他类型的金属化层。这些技术人员将容易理解如何将此类其他金属化方案集成到本发明中。
59.本领域普通技术人员将理解，附图示出了全部以相同极性取向的竖直电阻器。此类技术人员将理解，由于这些装置将从不被编程，因此在本文所公开的任何电路中，reram元件的取向无关紧要，并且它们可以最适合布局和设计的任何方式取向。
60.本发明的seu免疫触发器的一个主要优点是其大小。对于给定电阻，竖直电阻器元件非常小，并且允许用于rc网络的简单栅极电容。
61.虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行比上述更多的修改。因此，除了所附权利要求的实质之外，本发明不受限制。