半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度，在集成电路中的半导体器件的尺寸已经被不断减小，为了实现各个半导体器件的电连接，通常需要多层互连结构。
3.一般的，在半导体器件制造过程的后端互连工艺中，第一层金属层(m1)需要与下层的有源器件结构(包含源漏区域和栅极结构区域)之间形成电学连接。因此，在形成第一层金属层之前，通常需要预先形成半导体器件的局部互连结构(local interconnect)。所述局部互连结构包含：与下层的源漏区之间电连接的第零层金属层(m0)、以及与栅极结构之间电连接的第零层栅金属层(m0g)。
4.然而，现有技术中具有局部互连结构的制造工艺有待提升，且形成的半导体结构的性能有待进一步提高。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的介质层以及位于介质层内的导电层，所述导电层的顶部表面低于所述介质层的顶部表面，所导电层上具有位于介质层内的凹槽；位于凹槽底部导电层表面的保护层。
7.可选的，所述保护层的材料包括钛。
8.可选的，所述保护层上还具有氧化层。
9.可选的，所述氧化层的厚度范围为1纳米～2纳米。
10.可选的，所述氧化层的材料包括氧化钛。
11.可选的，还包括：位于凹槽内保护层上的阻挡层。
12.可选的，所述衬底包括：基底；位于基底上的栅极结构；位于栅极结构两侧基底内的源漏掺杂区；所述导电层位于源漏掺杂区上；所述介质层位于栅极结构顶部和侧壁。
13.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成介质层和位于介质层内的导电层，所述导电层的顶部表面低于所述介质层的顶部表面，所导电层上具有位于介质层内的凹槽；在所述凹槽的底部表面和侧壁表面形成初始保护层，所述凹槽侧壁表面的初始保护层的厚度小于所述凹槽底部表面的初始保护层的厚度；对所述凹槽侧壁表面的初始保护层和所述凹槽底部表面的部分初始保护层进行改性
处理，在凹槽底部表面形成保护层，并在凹槽侧壁表面和凹槽底部的保护层表面形成改性层；去除所述改性层，直至暴露出所述凹槽侧壁的介质层。
14.可选的，形成所述初始保护层的工艺包括物理气相沉积工艺；所述物理气相沉积工艺的工艺参数包括：靶材为钛靶，功率为6千瓦～8千瓦，气体为氩气，氩气流量为250sccm～300sccm。
15.可选的，还包括：在保护层上形成氧化层。
16.可选的，对所述凹槽侧壁表面的初始保护层和所述凹槽底部表面的部分初始保护层进行改性处理的方法包括：对所述凹槽侧壁表面的初始保护层和所述凹槽底部表面的部分初始保护层进行氧化处理，在凹槽底部形成保护层，在保护层上形成初始氧化层；对所述凹槽侧壁的初始氧化层和凹槽底部的部分初始氧化层进行氮化处理，在凹槽侧壁形成改性层，在凹槽底部形成位于保护层上的氧化层以及位于氧化层上的所述改性层。
17.可选的，所述初始氧化层的厚度范围为3纳米～4纳米；所述改性层的厚度范围为2纳米～3纳米。
18.可选的，所述初始保护层的材料包括钛。
19.可选的，所述氧化层的材料包括氧化钛。
20.可选的，所述改性层的材料包括氮化钛。
21.可选的，去除所述改性层的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液包括氨水和双氧水的混合溶液。
22.可选的，所述改性层的材料和氧化层的材料的刻蚀速率不同。
23.可选的，所述氧化层的厚度范围为1纳米～2纳米。
24.可选的，对所述凹槽侧壁表面的初始保护层和所述凹槽底部表面的部分初始保护层进行氧化处理的工艺包括等离子体氧化处理，所述等离子体为含氧离子的等离子体；所述等离子体氧化处理的工艺参数包括：氧气流量为200sccm～400sccm，温度为100摄氏度～300摄氏度，功率为800瓦～1200瓦，时间为40秒～80秒。
25.可选的，对所述凹槽侧壁的初始氧化层和凹槽底部的部分初始氧化层进行氮化处理的工艺包括等离子体氮化工艺，所述等离子体氮化工艺的气体包括氮气，或者氢气和氮气的混合气体；所述等离子体氮化工艺的参数包括：功率为2500瓦～4000瓦，气体流量为80sccm～120sccm，温度为300℃～400℃。
26.可选的，去除所述改性层的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液包括氨水和双氧水的混合溶液。
27.可选的，所述改性层的材料和保护层的材料的刻蚀速率不同。
28.可选的，所述凹槽侧壁表面的初始保护层的厚度范围为0纳米～2纳米；所述凹槽底部表面的初始保护层的厚度范围为5纳米～8纳米。
29.可选的，去除所述改性层之后，还包括：在所述凹槽内形成阻挡层。
30.可选的，所述衬底包括：基底；位于基底上的栅极结构；位于栅极结构两侧基底内的源漏掺杂区；所述导电层位于源漏掺杂区上；所述介质层位于栅极结构顶部和侧壁。
31.与现有技术相比，本发明的技术方案具有以下有益效果：
32.本发明技术方案中的半导体结构的形成方法，通过在所述凹槽的底部表面和侧壁表面形成初始保护层，所述凹槽侧壁表面的初始保护层的厚度小于所述凹槽底部表面的初
始保护层的厚度，然后对所述凹槽侧壁表面的初始保护层和所述凹槽底部表面的部分初始保护层进行改性处理，在凹槽侧壁表面和凹槽底部表面形成改性层，最后再去除所述改性层，在所述凹槽底部表面形成保护层，所述保护层暴露出所述凹槽侧壁的介质层。所述改性处理使得凹槽侧壁的初始保护层完全改性、凹槽底部初始保护层部分改性，因此，去除所述改性层时凹槽侧壁的改性层能完全去除，只在凹槽底部表面形成保护层。从而实现只在导电层顶部表面形成保护层的效果，避免所述保护层位于凹槽侧壁时，后续在形成位于栅极结构上的导电结构时，所述凹槽侧壁的保护层容易与所述导电结构接触发生短路，从而影响半导体结构性能的情况。
33.进一步，形成所述初始保护层的工艺包括物理气相沉积工艺。所述物理气相沉积工艺的工艺特性使得在凹槽底部表面形成的初始保护层的厚度大于在凹槽侧壁表面形成的初始保护层的厚度，从而使得后续对所述凹槽侧壁的初始保护层和凹槽底部的部分初始保护层进行改性处理时，所述凹槽侧壁的初始保护层能够被改性完全。
34.进一步，对所述凹槽侧壁表面的初始保护层和部分所述凹槽底部表面的保护层进行改性处理的方法包括：对所述凹槽侧壁表面的初始保护层和部分所述凹槽底部表面的保护层进行氧化处理，形成初始氧化层；对所述凹槽侧壁的初始氧化层和凹槽底部的部分初始氧化层进行氮化处理，形成所述改性层。先氧化后氮化使得所述凹槽侧壁的初始保护层能够完全被改性，而凹槽底部的部分初始保护层进行氧化处理后先形成初始氧化层，再对凹槽底部的部分初始氧化层进行氮化处理形成氧化层和位于氧化层上的改性层，所述改性层与氧化层的材料具有较大的刻蚀选择比，因此在去除改性层时，所述凹槽底部的氧化层能够保护所述凹槽底部的保护层，避免所述凹槽底部的保护层受到去除改性层工艺的损伤。
附图说明
35.图1和图2是一实施例中半导体结构形成过程的剖面结构示意图；
36.图3至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
37.如背景技术所述，现有技术中具有局部互连结构的制造工艺有待提升，且形成的半导体结构的性能有待进一步提高。现结合具体的实施例进行分析说明。
38.图1和图2是一实施例中半导体结构形成过程的剖面结构示意图。
39.请参考图1，提供衬底100；在衬底100上形成栅极结构101；在栅极结构101两侧的衬底内形成源漏掺杂区102；在衬底100上形成介质层103；在介质层103内形成开口(未图示)，所述开口暴露出源漏掺杂区102表面；在开口内形成初始第一导电结构104。
40.请参考图2，回刻蚀所述初始第一导电结构104，形成第一导电结构105和位于介质层103内的凹槽(未图示)；在第一导电结构105顶部表面形成保护层106；在保护层106上形成阻挡层107。
41.所述半导体结构的形成过程中，所述阻挡层107的材料与介质层103的材料不同，所述阻挡层107用于后续在形成与栅极结构101电连接的第二导电结构时，所述第二导电结构能够自对准形成于栅极结构上。所述初始第一导电结构104经过退火处理后为结晶态，回
刻蚀后形成的第一导电结构105表面的晶态受到了损伤，再有，所述初始第一导电结构104的材料通常选用钴，金属钴的离子较为活跃，从而表面晶态受到损伤的第一导电结构105的钴离子容易发生迁移到阻挡层107中，使得半导体结构的电性具有不稳定性，以及有发生漏电的风险。因此，通常会在第一导电结构105表面形成保护层106，以阻挡第一导电结构105的钴离子向阻挡层107中扩散。所述保护层106的材料通常选用金属钛，所述金属钛的稳定性较好。所述保护层106的形成工艺通常采用选择性沉积工艺或选择性电镀工艺。
42.然而，现有的选择性沉积工艺或选择性电镀工艺还会在凹槽侧壁生长保护层106，较难形成只位于第一导电结构105表面的保护层106。所述保护层106位于凹槽侧壁时，由于保护层106具有导电性，因此，所述保护层106容易与后续形成的第二导电结构接触而发生短路的情况，从而影响半导体结构的性能。
43.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在所述凹槽的底部表面和侧壁表面形成初始保护层，所述凹槽侧壁表面的初始保护层的厚度小于所述凹槽底部表面的保护层的厚度，然后所述凹槽侧壁表面的初始保护层和部分所述凹槽底部表面的保护层进行改性处理，在凹槽侧壁表面和凹槽底部表面形成改性层，最后再去除所述改性层，在所述凹槽底部表面形成保护层，所述保护层暴露出所述凹槽侧壁的介质层。所述改性处理使得凹槽侧壁的初始保护层完全改性、凹槽底部初始保护层部分改性，因此，去除所述改性层时凹槽侧壁的改性层能完全去除，只在凹槽底部表面形成保护层。从而实现只在导电层顶部表面形成保护层的效果，避免所述保护层位于凹槽侧壁时，后续在形成位于栅极结构上的导电结构时，所述凹槽侧壁的保护层容易与所述导电结构接触发生短路，从而影响半导体结构性能的情况。
44.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
45.图3至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。
46.请参考图3，提供衬底。
47.所述衬底包括：基底200；位于基底200上的栅极结构201；位于栅极结构201两侧基底200内的源漏掺杂区202。
48.在本实施例中，所述基底200的材料为硅。
49.在其他实施例中，所述基底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
50.所述源漏掺杂区202内具有掺杂离子，所述掺杂离子的类型为n型或p型；所述n型离子包括磷离子、砷离子或锑离子；所述p型离子包括硼离子、硼氟离子或铟离子。
51.所述栅极结构201包括：栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。在本实施例中，所述栅极结构201还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
52.在本实施例中，所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括n型功函数材料或p型功函数材料，所述n型功函数材料包括钛铝，所述p型功函数材料包括氮化钛或氮化钽。
53.在其他实施例中，所述栅介质层的材料包括氧化硅或低k(k小于3.9)材料；所述栅极层的材料包括多晶硅。
54.在本实施例中，所述基底200为平面型基底；在其他实施例中，所述基底上还具有鳍部结构，所述栅极结构横跨所述鳍部结构，所述源漏掺杂区位于栅极结构两侧的鳍部结构内。
55.请继续参考图3，在衬底上形成介质层203，所述介质层203位于栅极结构201顶部和侧壁。
56.形成所述介质层203的方法包括：在衬底上形成介质材料层(未图示)；平坦化所述介质材料层，形成所述介质层203。
57.形成所述介质材料层的工艺包括化学气相沉积工艺、原子层沉积工艺或热处理工艺。在本实施例中，形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且质量较好的介质材料层。
58.所述介质层203的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述介质层203的材料包括氧化硅。
59.请参考图4，在介质层203内形成导电层205，所述导电层205的顶部表面低于所述介质层203的顶部表面，所导电层205上具有位于介质层203内的凹槽204。
60.所述导电层205位于源漏掺杂区202上。
61.所述导电层205的形成方法包括：在介质层203上形成图形化层(未图示)，所述图形化层暴露出源漏掺杂区202上的介质层203表面；以所述图形化层为掩膜，刻蚀所述介质层203，直至暴露出源漏掺杂区202表面，在介质层203内形成开口(未图示)；在开口内形成初始导电层(未图示)；回刻蚀所述初始导电层，形成所述导电层205。
62.刻蚀所述介质层203的工艺包括干法刻蚀工艺，所述干法刻蚀工艺具有较高的方向选择性，能够形成侧壁形貌较好的开口。
63.所述导电层205的材料包括金属，所述金属包括钴。
64.在本实施例中，在开口内形成初始导电层之前，还包括：在开口侧壁表面和底部表面形成衬垫层(未图示)。所述衬垫层的材料包括钛、钽、氮化钛或氮化钽。
65.请参考图5，在所述凹槽204的底部表面和侧壁表面形成初始保护层206，所述凹槽204侧壁表面的初始保护层206的厚度小于所述凹槽204底部表面的初始保护层206的厚度。
66.在本实施例中，所述初始保护层206的材料包括钛。所述初始保护层206用于后续在凹槽204底部形成保护层，所述保护层能够阻挡所述导电层205的离子向后续形成的阻挡层内扩散，从而减少所述导电层205的离子向阻挡层内扩散后容易发生漏电的情况。
67.形成所述初始保护层206的工艺包括物理气相沉积工艺；所述物理气相沉积工艺的工艺参数包括：靶材为钛靶，功率为6千瓦～8千瓦，气体为氩气，氩气流量为250sccm～300sccm。
68.形成所述初始保护层206的工艺包括物理气相沉积工艺。所述物理气相沉积工艺的工艺特性使得在凹槽204底部表面形成的初始保护层206的厚度大于在凹槽204侧壁表面形成的初始保护层206的厚度，从而使得后续对所述凹槽204侧壁的初始保护层206和凹槽底部的部分初始保护层207进行改性处理时，所述凹槽204侧壁的初始保护层206能够被改
性完全。
69.在本实施例中，所述凹槽204侧壁表面的初始保护层206的厚度范围为0纳米～2纳米；所述凹槽204底部表面的初始保护层206的厚度范围为5纳米～8纳米。
70.接下来，对所述凹槽204侧壁表面的初始保护层206和所述凹槽204底部表面的部分初始保护层206进行改性处理，在凹槽204底部表面形成保护层208，并在凹槽204侧壁表面和凹槽204底部的保护层208表面形成改性层209。所述保护层208和改性层209的形成过程请参考图6和图7。
71.所述保护层208用于保护所述导电层205，同时能够阻挡所述导电层205的离子向后续形成的阻挡层内扩散，提高了半导体结构的稳定性。
72.请参考图6，对所述凹槽204侧壁表面的初始保护层206和所述凹槽204底部表面的部分初始保护层206进行氧化处理，在凹槽204底部形成保护层208，在保护层208上形成初始氧化层207。
73.在本实施例中，所述初始氧化层207的材料包括氧化钛。
74.所述初始氧化层207的厚度范围为3纳米～4纳米。所述凹槽204侧壁表面的初始保护层206完全氧化，所述凹槽204底部表面的初始保护层206部分氧化。
75.对所述凹槽204侧壁表面的初始保护层206和所述凹槽204底部表面的部分初始保护层206进行氧化处理的工艺包括等离子体氧化处理，所述等离子体为含氧离子的等离子体；所述等离子体氧化处理的工艺参数包括：氧气流量为200sccm～400sccm，温度为100摄氏度～300摄氏度，功率为800瓦～1200瓦，时间为40秒～80秒。通过控制反应时间控制所述初始保护层206的氧化深度。
76.所述凹槽204侧壁表面的初始保护层206的厚度小于所述凹槽204底部表面的初始保护层206的厚度，因此在同样的氧化工艺条件下，所述氧化工艺能够将凹槽204侧壁表面的初始保护层206能够完全氧化，能够将凹槽204底部表面的部分初始保护层206氧化，在凹槽204底部形成保护层208。从而使得形成的保护层208只位于导电层205顶部表面，避免所述保护层208位于凹槽204侧壁时，后续在形成位于栅极结构201上的导电结构时，所述凹槽204侧壁的保护层208容易与所述导电结构接触发生短路，从而影响半导体结构性能的情况。
77.请参考图7，对所述凹槽204侧壁的初始氧化层207和凹槽204底部的部分初始氧化层207进行氮化处理，在凹槽204侧壁形成改性层209，在凹槽204底部形成保护层208、位于保护层208上的氧化层210以及位于氧化层210上的所述改性层209。
78.在本实施例中，所述改性层209的材料包括氮化钛。
79.在本实施例中，还包括：在保护层208上形成氧化层210，所述凹槽204底部的改性层209位于氧化层210上。
80.对所述凹槽204侧壁的初始氧化层207和凹槽204底部的部分初始氧化层207进行氮化处理的工艺包括等离子体氮化工艺，所述等离子体氮化工艺的气体包括氮气，或者氢气和氮气的混合气体；所述等离子体氮化工艺的参数包括：功率为2500瓦～4000瓦，气体流量为80sccm～120sccm，温度为300℃～400℃。所述氮化工艺使得所述凹槽204侧壁的初始氧化层207全部被氮化，使得凹槽204底部的初始氧化层207部分氮化。
81.在本实施例中，所述改性层209的厚度范围为2纳米～3纳米。所述氧化层210的厚
度范围为1纳米～2纳米。
82.在其他实施例中，对所述凹槽底部的初始氧化层进行全部的氮化处理，能够不在所述保护层上形成氧化层。
83.请参考图8，去除所述改性层209，直至暴露出所述凹槽204侧壁的介质层203。
84.去除所述改性层209的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液包括氨水和双氧水的混合溶液。
85.所述改性层209的材料和氧化层210的材料的刻蚀速率不同，从而所述湿法刻蚀工艺在去除改性层209时，对所述氧化层210损伤较小，避免所述凹槽204底部的保护层208以及导电层205受到去除改性层209工艺的损伤。
86.至此，先氧化后氮化使得所述凹槽204侧壁的初始保护层206能够完全被改性，而凹槽204底部的部分初始保护层206进行氧化处理后先形成初始氧化层207，再对凹槽204底部的部分初始氧化层207进行氮化处理形成氧化层210和位于氧化层210上的改性层209，所述改性层209与氧化层210的材料具有较大的刻蚀选择比，因此在去除改性层209时，所述凹槽204底部的氧化层210能够保护所述凹槽204底部的保护层208，避免所述凹槽204底部的保护层208受到去除改性层209工艺的损伤。
87.在其他实施例中，对所述凹槽底部的初始氧化层进行全部的氮化处理，能够不在所述保护层上形成氧化层。
88.去除所述改性层的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液包括氨水和双氧水的混合溶液。
89.所述改性层的材料和保护层的材料的刻蚀速率不同。从而所述湿法刻蚀工艺在去除改性层时，对所述保护层损伤较小，避免所述凹槽底部的导电层受到去除改性层工艺的损伤。
90.请参考图9，去除所述改性层209之后，在所述凹槽204内形成阻挡层211。
91.所述阻挡层211的形成方法包括：在所述凹槽204内和介质层203上形成阻挡材料层(未图示)；平坦化所述阻挡材料层，直至暴露出介质层203表面，形成所述阻挡层211。
92.所述阻挡层211的材料包括介电材料，所述介电材料包括氮化硅、氮氧化硅、氮碳化硅或碳化硅。在本实施例中，所述阻挡层211的材料包括氮化硅。
93.所述阻挡层211的材料与介质层203的材料不同，从而后续在栅极结构201顶部的介质层203内形成导电结构时，所述导电结构能够自对准形成于栅极结构上。
94.由于形成的保护层208只位于导电层205顶部表面，所述保护层208能够阻挡所述导电层205的离子向阻挡层211内扩散，从而提升了所述半导体结构性能的稳定性。
95.相应地，本发明实施例还提供一种半导体结构，请继续参考图9，包括；
96.衬底；
97.位于衬底上的介质层203以及位于介质层203内的导电层205，所述导电层205的顶部表面低于所述介质层203的顶部表面，所导电层205上具有位于介质层203内的凹槽(未图示)；
98.位于凹槽底部导电层205表面的保护层208。
99.在本实施例中，所述保护层208的材料包括钛。
100.在本实施例中，所述保护层208上还具有氧化层210。
101.在本实施例中，所述氧化层210的厚度范围为1纳米～2纳米。
102.在本实施例中，还包括：位于凹槽内保护层208上的阻挡层211。
103.在本实施例中，所述衬底包括：基底200；位于基底200上的栅极结构201；位于栅极结构201两侧基底200内的源漏掺杂区202；所述导电层205位于源漏掺杂区202上；所述介质层203位于栅极结构201顶部和侧壁。
104.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。