三维存储器及其制备方法、存储器系统与流程

1.本技术涉及半导体技术领域，更具体地，涉及一种三维存储器及其制备方法、存储器系统。


背景技术：

2.在三维存储器(例如，3d nand)中，随着存储密度要求的提高，在一个存储块中设计更多的存储单元串逐渐成为主流。存储块内同时需要增加对应的顶部选择栅切口结构(tsg cut)的数量，以实现对单个存储单元串的驱动。
3.在一些实际应用中，叠层结构中的导电层通常采用被称为“栅极替代”的工艺而形成，但是基于增加对应的顶部选择栅切口结构的数量的需求，一些示例采用顶部选择栅极切口结构在形成栅线缝隙的工艺之后形成，以实现完整的“栅极替代”，然而这种工艺方法影响了形成顶部选择栅极切口结构的工艺窗口。


技术实现要素：

4.本技术提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。
5.本技术一方面提供了一种三维存储器的制备方法，包括：在衬底上形成包括交替叠置的电介质层和栅极牺牲层的第一叠层结构；形成穿过至少一个栅极牺牲层的顶部选择栅切口，并在顶部选择栅切口内形成第一牺牲层；去除第一牺牲层，以及去除栅极牺牲层以形成牺牲间隙，以及在牺牲间隙内形成栅极导电层。
6.在一些实施方式中，在顶部选择栅切口内形成第一牺牲层的步骤之后，制备方法还包括：形成贯穿第一叠层结构的栅线缝隙。
7.在一些实施方式中，第一牺牲层的材料与栅极牺牲层的材料具有相同的蚀刻选择性，去除第一牺牲层和栅极牺牲层以形成牺牲间隙的步骤包括：经由栅线缝隙，去除第一牺牲层和栅极牺牲层。
8.在一些实施方式中，在牺牲间隙内形成栅极导电层的部分的步骤之后，制备方法还包括：在同一工艺过程中，在顶部选择栅切口内和栅线缝隙内形成填充结构。
9.在一些实施方式中，在顶部选择栅切口内和栅线缝隙内形成填充结构的步骤包括：在顶部选择栅切口内和栅线缝隙内依次形成高介电常数层、第二绝缘层以及导电层。
10.在一些实施方式中，所述制备方法还包括：形成位于第一叠层结构的远离衬底一侧并覆盖第一牺牲层的第一绝缘层；以及去除第一绝缘层的一部分，以形成暴露第一牺牲层的沟槽。
11.在一些实施方式中，第一绝缘层的材料与第一牺牲层的材料具有不同的蚀刻选择性。
12.在一些实施方式中，第一绝缘层的材料与第一叠层结构的材料具有相同的蚀刻选择性。
13.在一些实施方式中，至少两个栅线缝隙沿平行于衬底的第一方向延伸，沿第一方向延伸的至少两个顶部选择栅切口位于相邻的栅线缝隙之间。
14.在一些实施方式中，该制备方法还包括：形成排列成行的多个沟道结构，其中，顶部选择栅切口与相邻的沟道结构具有重叠部分或者顶部选择栅切口结构与一行沟道结构具有重叠部分。
15.本技术另一方面提供了一种三维存储器，包括：半导体层；第二叠层结构，包括交替叠置的电介质层和栅极导电层；顶部选择栅切口结构，穿过至少一个栅极导电层；以及栅线缝隙结构，贯穿第二叠层结构，其中顶部选择栅切口结构和栅线缝隙结构的构成相同。
16.在一些实施方式中，该三维存储器还包括：第一绝缘层，位于第二叠层结构的远离半导体层的一侧；以及沟槽结构，贯穿第一绝缘层并与顶部选择栅切口结构接触。
17.在一些实施方式中，沟槽结构的关键尺寸沿着朝向顶部选择栅切口结构的方向逐渐减小。
18.在一些实施方式中，顶部选择栅切口结构和栅线缝隙结构由外向内依次包括高介电常数层、第二绝缘层以及导电层。
19.在一些实施方式中，至少两个栅线缝隙结构沿平行于衬底的第一方向延伸，沿第一方向延伸的至少两个顶部选择栅切口结构位于相邻的栅线缝隙结构之间。
20.在一些实施方式中，三维存储器还包括：排列成行的多个沟道结构，其中，顶部选择栅切口结构与相邻的沟道结构具有重叠部分或者所述顶部选择栅切口结构与一行所述沟道结构具有重叠部分。
21.本技术另一方面还提供了一种存储器系统，该存储器系统包括：至少一个如上文中任意实施方式所描述的三维存储器；以及控制器，与至少一个三维存储器电连接。
22.根据本技术实施方式提供的三维存储器及其制备方法、存储器系统，顶部选择栅切口在“栅极替代”工艺之前先形成，使得顶部选择栅切口的形成工艺可采用常规的蚀刻电介质层和栅极牺牲层例如no 堆叠结构的工艺，该工艺技术可控性强。而且顶部选择栅切口在“栅极替代”工艺之前先形成，也可减少对栅极导电层的影响，避免增大栅极导电层的负载(应力)。另外，还能够解决常规制备方法中顶部选择栅切口先形成工艺中使相邻的顶部选择栅切口之间的栅极牺牲层无法替换为栅极导电层的问题。
附图说明
23.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
24.图1a是相关技术中制备三维存储器的工艺俯视示意图；
25.图1b是根据图1a示出的三维存储器的剖面示意图；
26.图2是根据本技术实施方式的三维存储器的制备方法流程图；
27.图3a至图3e是根据图2示出的制备方法的工艺剖面示意图；
28.图4是根据本技术另一实施方式的三维存储器的制备方法流程图；
29.图5a至图5e是根据图4示出的制备方法的工艺剖面示意图；
30.图6是根据本技术另一实施方式的三维存储器的制备方法流程图；
31.图7a至7d是根据图6示出的制备方法的工艺剖面示意图；
32.图8是根据本技术实施方式的形成沟槽的工艺的俯视示意图；
33.图9a和9b是根据本技术不同实施方式的形成沟道结构的工艺俯视示意图；
34.图10是根据本技术实施方式的三维存储器的剖面示意图；
35.图11是根据本技术另一实施方式的三维存储器的剖面示意图；以及
36.图12a和12b是根据本技术实施方式的存储器系统的示意图。
具体实施方式
37.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
38.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一部分也可被称作第二部分，第一沟道结构也可称为第二结构，反之亦然。
39.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
40.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
41.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
42.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
43.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
44.如文中所使用的，当衬底或半导体层位于三维存储器的最低平面中时，所述三维存储器的一个组件(例如，层或器件)处于另一组件 (例如，层或器件)“上”、“之上”还是“之下”是沿垂直方向，即相对于所述三维存储器的衬底或半导体层延伸的垂直反向。本技术内容通篇应用相同的概念来描述空间关系。
45.三维存储器可为存储芯片(封装)、存储管芯或存储管芯的任何部分，并且可包括一个或多个存储平面，每个存储平面可包括多个存储块(block)。相同和并发的操作可以发生在每个存储平面上。存储块可包括多个存储单元，其中每个存储单元可通过诸如位线和字线之类的互连来寻址。位线和字线的方向在图1a中被分别标记为“bl”和“wl”。位线和字线可垂直或大致垂直地布置(例如，分别成行和列)。因此，存储块也被称为“存储器阵列”或“阵列”。存储器阵列是存储器中的核心区域，用于执行存储功能。
46.图1a是相关技术中制备三维存储器的工艺俯视示意图。
47.如图1a所示，在存储器阵列中形成多条可沿字线方向延伸的栅线缝隙141、142，并在栅线缝隙141、142中形成填充结构以形成栅线缝隙结构。每一存储块可包括在两个相邻的栅线缝隙结构之间例如以交错的方式布置的多行沟道结构130(参见图1b)。
48.随着存储密度要求的提高，即沟道结构130数量的增加，在相关技术中，每一存储块中形成至少两个顶部选择栅切口151、152，并在顶部选择栅切口151、152中形成填充结构，以形成顶部选择栅切口结构151’、152’。其中被顶部选择栅切口结构151’、152’分割的、且共享相同字线的存储单元形成可编程(或可读取)存储器页面。
49.图1b是根据图1a示出的三维存储器的剖面示意图。如图1b所示，三维存储器100包括衬底110和在衬底110上形成的叠层结构 120。叠层结构120可由绝缘层121和不同于绝缘层121的栅极导电层 122交替堆叠构成。多个绝缘层121和多个栅极导电层122在平行于衬底110的表面的横向方向延伸。示例性地，绝缘层121可包括但不限于氧化硅。栅极导电层122可包括但不限于诸如钨、钴、铜、铝、掺杂的多晶硅等导电材料。
50.示例性的，可采用如下方法形成栅极导电层122。在衬底110上形成初始叠层结构(未示出)，初始叠层结构可由绝缘层121和不同于绝缘层121的栅极牺牲层(在后续替换为栅极导电层)交替堆叠构成。初始叠层结构可由一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald) 或其任何组合。
51.经由栅线缝隙141、142，去除栅极牺牲层，从而在初始叠层结构中形成牺牲间隙。去除栅极牺牲层的方法可例如为湿法蚀刻。在后续步骤中，向牺牲间隙内填充导电材料以形成三维存储器100的栅极导电层122。
52.然而，如图1b所示，在两个栅线缝隙141、142之间形成有至少两个顶部选择删切口结构151’、152’的情况下，在去除栅极牺牲层以形成牺牲间隙时，由于不同材料之间的蚀刻选择性不同，顶部选择删切口结构151’、152’对用于蚀刻栅极牺牲层的蚀刻材料具有阻挡作用，使得蚀刻材料无法到达位于两个顶部选择栅切口结构151’、152’之间的栅极牺牲层123、124处，从而使得两个顶部选择栅切口结构 151’、152’之间的栅极牺牲层123、124无法被替换为栅极导电层。
53.基于上述原因，在相关技术中，为了实现完整的栅极导电层置换，顶部选择栅切口是在将栅极牺牲层全部替换为栅极导电层之后形成的，这极大影响了顶部选择栅切口的工艺窗口。而且，由于顶部选择栅切口需要穿过至少一个栅极牺牲层，因此，在完整的栅极层置换之后再形成顶部选择栅切口时需要蚀刻的是绝缘层与栅极导电层叠置的叠层结构，与常规蚀刻绝缘层与栅极牺牲层叠置的叠层结构的工艺不同，这就增大了形成顶部选择栅切口的工艺难度。此外，先将栅极牺牲层置换为栅极导体层，再形成顶部选择栅切口时，会增大已形成的栅极导电层的负载(应力)，可能会破坏栅极导电层。
54.图2是根据本技术一实施方式的三维存储器的制备方法2000的示例性流程图。如图2所示，该实施方式的制备方法2000包括以下步骤：
55.s210，在衬底上形成包括交替叠置的电介质层和栅极牺牲层的第一叠层结构；
56.s220，形成穿过至少一个栅极牺牲层的顶部选择栅切口，并在顶部选择栅切口内形成第一牺牲层；
57.s230，去除第一牺牲层，以及去除栅极牺牲层以形成牺牲间隙，在牺牲间隙内形成栅极导电层。
58.应理解的是，制备方法2000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图2 所示的顺序执行的。
59.图3a至图3e是根据本技术实施方式的三维存储器200的制备方法2000的工艺剖面示意图。下面结合图3a至图3e、图8以及图9a 和9b进一步描述上述的步骤s210至s230。
60.s210，在衬底上形成包括交替叠置的电介质层和栅极牺牲层的第一叠层结构。
61.在步骤s210中，衬底210(参考图3a)可为半导体衬底，例如硅衬底(si)、锗衬底(ge)、锗化硅衬底(sige)、绝缘体上硅(soi， silicon on insulator)或绝缘体上锗(goi，germanium on insulator)等元素半导体衬底。图3a中所示的衬底210可为已经经过了一些必要的处理，例如已形成有公共有源区或者已经经过了必要的清洗等。需要说明的是，衬底210可在后续工艺中被去除，并在衬底210的大致空间位置处形成半导体层。
62.在该步骤中，在一些实施方式中，可由一种或多种薄膜沉积工艺在衬底210上形成第一叠层结构220，所述工艺包括但不限于cvd、 pvd、ald或其任何组合。第一叠层结构220包括交替叠置的电介质层221和栅极牺牲层222。其中，电介质层221可例如包括氧化硅，栅极牺牲层222可例如包括氮化硅。换言之，在第一叠层结构220中，多个氧化硅层和多个氮化硅层在垂直于衬底210的方向上交替堆叠。
63.在一些实施方式中，各个电介质层221可具有相同的厚度或者具有不同的厚度。例如，每一电介质层221的厚度可处于10nm到100 nm的范围内，可选地约为25nm。类似地，栅极牺牲层222可具有相同的厚度或者具有不同的厚度。例如，每一栅极牺牲层222的厚度可处于10nm到100nm的范围内，可选地约为35nm。
64.需要指出的是，在本技术中，电介质层221还可包括任何适当的氧化物材料，以及栅极牺牲层222还可包括任何适当的氮化物材料。
65.在一些实施方式中，如图3a所示，沟道结构230沿朝向衬底210 的方向例如垂直于衬底210的方向延伸至衬底210中。示例性地，沟道结构230可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状。沟道结构230可例如包括由外向内依次设置的功能层232和沟道层 231的外壁结构。可选地，功能层232可例如包括由外向内依次设置的电荷阻挡层2321、电荷捕获层2322和隧穿层2323。电荷阻挡层2321、电荷捕获层2322和隧穿层2323的材料可依次包括例如氧化硅、氮化硅和氧化硅，进而形成具有ono结构的功能层232。沟道层231的材料可包括例如硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。示例性地，多个沟道结构230可在平行于衬底210的平面上成行(例如，交错成行)排列。
66.在一些实施方式中，沟道结构230可采用光刻和蚀刻工艺(例如干法或者湿法蚀刻工艺)以及薄膜沉积工艺形成。示例性地，首先可采用光刻和蚀刻工艺形成贯穿第一叠层结
构220并延伸至衬底210中的沟道孔。进一步地，可采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺，在沟道孔的内壁依次形成包括电荷阻挡层2321、电荷捕获层2322和隧穿层2323的功能层232以及沟道层231。可选地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺，在形成有功能层232和沟道层231的沟道孔内填充例如氧化硅的电介质材料。
67.在一些实施方式中，形成沟道结构230之后，可采用诸如cvd、 pvd、ald或其任何组合的薄膜沉积工艺在第一叠层结构220和沟道结构230的远离衬底210的一侧形成第一电介质层280。可选的，第一电介质层280可包括任何适当的氧化物材料，例如氧化硅等。
68.s220，形成穿过至少一个栅极牺牲层的顶部选择栅切口，并在顶部选择栅切口内形成第一牺牲层。
69.在步骤s220中，可采用光刻和蚀刻工艺(例如湿法或者干法蚀刻工艺)在第一叠层结构220的预定区域内形成穿过至少一个栅极牺牲层222的顶部选择栅切口241。示例性的，顶部选择栅切口241贯穿第一电介质层280，并穿过至少一个栅极牺牲层222，参照图3a。顶部选择栅切口241可沿平行或者大致平行于衬底210的方向(例如垂直或者大致垂直于图3a示出的顶部选择栅切口241剖面的方向)延伸，以使位于顶部选择栅切口241两侧的栅极牺牲层222分开，从而使得后续工艺中形成的位于顶部选择栅切口241两侧的栅极导电层 222’(参见图3e)电隔离。
70.在该步骤中，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在顶部选择栅切口241内形成第一牺牲层242，如图3b所示。可选地，在形成第一牺牲层242的工艺过程中，可使第一牺牲层242覆盖于第一电介质层280的表面。可选地，可采用例如机械化学抛光(cmp)工艺，去除第一牺牲层242的位于第一电介质层280表面的部分，从而使得第一电介质层280再次暴露，如图3c所示。换言之，可去除第一牺牲层242的一部分，使得第一牺牲层242保留于顶部选择栅切口241内。需要说明的是，在形成第一牺牲层242的工艺过程中，可例如通过控制薄膜沉积工艺使第一牺牲层242仅形成于顶部选择栅切口241内而不形成于第一电介质层280的表面，本技术对此不做具体地限定。
71.需要说明的是，上述工艺形成的第一牺牲层242可例如用于使制备工艺过程中的中间结构保持平整性和/或平衡应力。
72.在一些实施方式中，如上文所描述的，多个沟道结构(例如，230) 形成于第一叠层结构220中。可选地，这些沟道结构(交错地)排列成行。可选地，顶部选择栅切口241与相邻的两行沟道结构中的沟道结构230具有重叠部分(参照图9a)，或者顶部选择栅切口结构241 与一行沟道结构230’具有重叠部分(参照图9b)。示例性的，当顶部选择栅切口结构241与一行沟道结构230’具有重叠部分时，这一行沟道结构230’可被称为为虚设沟道结构，其不具有存储功能。
73.s230，去除第一牺牲层，以及去除栅极牺牲层以形成牺牲间隙,并在牺牲间隙内形成栅极导电层。
74.在该步骤中，根据第一牺牲层242的材料不同可选用不同的工艺去除第一牺牲层242，从而暴露顶部选择栅切口241。
75.在该步骤的一些实施方式中，如图3d所示，可采用光刻和蚀刻工艺(例如干法或者湿法蚀刻工艺)在第一叠层结构220中形成栅线缝隙251以及经由栅线缝隙251和/或顶部选择栅切口241去除栅极牺牲层222形成牺牲间隙(未示出)。示例性的，栅线缝隙251贯穿第一
电介质层280和第一叠层结构220，并至少暴露衬底210，参照图3d。
76.在一些实施方式中，第一牺牲层242的材料可与栅极牺牲层222 的材料具有相同的蚀刻选择性。例如，第一牺牲层242和栅极牺牲层 222可选用相同的材料制备而成。当第一牺牲层242选用与栅极牺牲层222相同的材料例如氮化硅制备而成时，可选用例如湿法蚀刻工艺和/或干法蚀刻工艺并例如经由栅线缝隙251去除第一牺牲层242和栅极牺牲层222，从而使得在去除的栅极牺牲层222的空间处形成牺牲间隙，去除第一牺牲层242后暴露顶部选择栅切口241。换言之，第一牺牲层242和栅极牺牲层222可在同一工艺过程中被去除。
77.示例性地，如图8所示，在第一叠层结构220(参照图3d)中形成至少两个栅线缝隙251、255，且相邻的两个栅线缝隙251、255之间形成至少两个顶部选择栅切口241、245和排列成行的多个沟道结构 (例如，230)的情况下，蚀刻材料可经由栅线缝隙251、255去除暴露于栅线缝隙251、255中的栅极牺牲层222形成牺牲间隙，再经由牺牲间隙去除顶部选择栅切口241、245中的第一牺牲层242暴露顶部选择栅切口241、245。由此，位于两个顶部选择栅切口241、245之间的栅极牺牲层222也可在此步骤被去除从而形成完整的牺牲间隙，为后续形成完整的栅极导电层提供条件。
78.在另一实施方式中，第一牺牲层242的材料可与栅极牺牲层222 的材料具有不同的蚀刻选择性。例如，第一牺牲层242可选用无定型碳制备。当第一牺牲层242选用无定型碳且栅极牺牲层222选用氮化硅制备而成时，首先可选用例如灰化(asher)的工艺去除第一牺牲层 242，从而使得去除第一牺牲层242后暴露顶部选择栅切口241。然后经由栅线缝隙251和顶部选择栅切口241的至少一者去除栅极牺牲层 222，从而使得在去除的栅极牺牲层222的空间处形成牺牲间隙。
79.示例性地，如图8所示，在第一叠层结构220(参照图3d)中形成至少两个栅线缝隙251、255，且相邻的两个栅线缝隙251、255之间形成至少两个顶部选择栅切口241、245和排列成行的多个沟道结构 (例如，230)的情况下，可采用灰化(asher)工艺首先去除顶部选择栅切口241、245内的第一牺牲层242以重新形成顶部选择栅切口241、 245。然后再采用蚀刻方式去除栅极牺牲层222。可选地，蚀刻液可经由栅线缝隙251、255去除暴露于栅线缝隙251、255中的栅极牺牲层 222，并经由顶部选择栅切口241、245去除位于两个顶部选择栅切口 241、245之间的栅极牺牲层222从而形成完整的牺牲间隙，或者蚀刻液可经由栅线缝隙251、255和顶部选择栅切口241、245的其中之一去除全部的栅极牺牲层222，为后续形成完整的栅极导电层提供条件。
80.在经过上述工艺之后，如图3e所示，可采用薄膜沉积工艺在牺牲间隙内形成栅极导电层222’。可选地，在牺牲间隙内形成栅极导电层222’的工艺过程中，栅极导电层222’可形成于顶部选择栅切口241 的内壁和栅线缝隙251的内壁。可选地，可选用例如干法蚀刻工艺或者湿法蚀刻工艺去除栅极导电层222’的位于牺牲间隙以外的部分(未示出)。经过“栅极替代”工艺后，第二叠层结构220’可包括交替叠置的电介质层221和栅极导电层222’。
81.本技术的上述方案中，顶部选择栅切口241在“栅极替代”工艺之前先形成，使得顶部选择栅切口241的形成工艺可采用常规的蚀刻电介质层和栅极牺牲层例如no堆叠结构的工艺，该工艺技术可控性强。而且顶部选择栅切口241在“栅极替代”工艺之前先形成，也可减少对栅极导电层的影响，避免增大栅极导电层的负载(应力)。
82.而且本技术实施方式提供的三维存储器的其制备方法，解决了常规制备方法中顶
部选择栅切口先形成工艺中使相邻的顶部选择栅切口之间的栅极牺牲层无法替换为栅极导电层的问题。
83.图4是根据本技术另一实施方式的三维存储器的制备方法3000 的示例性流程图。如图4所示，该实施方式的制备方法3000包括以下步骤：
84.s310，在衬底上形成包括交替叠置的电介质层和栅极牺牲层的第一叠层结构；
85.s320，形成穿过至少一个栅极牺牲层的顶部选择栅切口，并在顶部选择栅切口内形成第一牺牲层；
86.s330，形成位于第一叠层结构的远离衬底的第一侧并覆盖第一牺牲层的第一绝缘层，形成贯穿第一绝缘层和第一叠层结构的栅线缝隙；以及去除第一绝缘层的一部分，以形成暴露第一牺牲层的沟槽；
87.s340，去除第一牺牲层，以及去除栅极牺牲层以形成牺牲间隙；
88.s350，在牺牲间隙内形成栅极导电层；以及
89.s360，在同一工艺过程中，在沟槽内、顶部选择栅切口内以及栅线缝隙内形成填充结构。
90.图5a至图5e是根据本技术一实施方式的三维存储器的制备方法的工艺剖面示意图。下面结合图5a至图5e进一步描述上述的步骤 s330至s360。上述步骤s310和s320分别与上述参照图3所描述的步骤s210和s220相同，因此在此不再赘述。
91.s330，形成位于第一叠层结构的远离衬底的第一侧并覆盖第一牺牲层的第一绝缘层，形成贯穿第一绝缘层和第一叠层结构的栅线缝隙；以及去除第一绝缘层的一部分，以形成暴露第一牺牲层的沟槽。
92.在步骤s330中，如图5a所示，可采用诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺在第一叠层结构320和第一牺牲层342的顶部形成第一绝缘层370。示例性的，第一叠层结构320的表面形成有第一电介质层380，第一绝缘层370可形成在第一电介质层380的表面。可选地，第一绝缘层370的材料可包括但不限于氧化硅。
93.在一些实施方式中，如图5b所示，可采用光刻和蚀刻工艺在第一绝缘层370中形成沟槽361以暴露第一牺牲层342。第一牺牲层342 可包括氮化硅或者无定型碳。可选地，第一绝缘层370与第一牺牲层 342的材料可具有不同的蚀刻选择性。在蚀刻的过程中，蚀刻材料(例如蚀刻液)由于触及到预填充的第一牺牲层342，且第一牺牲层342与第一绝缘层370具有不同的蚀刻选择性，因此无法继续向下蚀刻，在第一绝缘层370中形成沟槽361以暴露第一牺牲层342，有利于控制形成沟槽361的蚀刻工艺均匀性。
94.在一些实施方式中，第一绝缘层370的材料与第一叠层结构320 的材料可具有相同的蚀刻选择性。如此，形成贯穿第一绝缘层370、第一电介质层380和第一叠层结构320的栅线缝隙351和形成暴露第一牺牲层342的沟槽361的步骤可采用相同的工艺同步地进行，如图5b 所示。示例性地，可通过掩膜设计使得形成栅线缝隙351和沟槽361 的蚀刻工艺同步进行。在一个示例中，在形成栅线缝隙351的掩膜上同时设计出顶部选择栅切口341的图案。在第一绝缘层370的材料与第一叠层结构320的材料具有相同的蚀刻选择性的情况下，利用掩膜图案，并可采用各向异性的蚀刻材料按照大致垂直于衬底310的方向将第一绝缘层370、第一电介质层380和第一叠层结构320的一部分蚀刻掉，形成至少暴露衬底310的栅线缝隙351。在同一工艺过程中，将第一绝缘层370的一部分蚀刻掉，形成暴露第一牺牲层
342的沟槽 361。
95.s340，去除第一牺牲层，以及去除栅极牺牲层以形成牺牲间隙。
96.在该步骤的一些实施方式中，第一牺牲层342的材料与栅极牺牲层322的材料具有相同的蚀刻选择性。可选地，第一牺牲层342选用与栅极牺牲层322相同材料例如氮化硅制备而成时，可选用例如湿法蚀刻或干法蚀刻工艺并经由栅线缝隙351去除第一牺牲层342和栅极牺牲层322以形成牺牲间隙(未示出)，去除第一牺牲层342后暴露顶部选择栅切口341。
97.在一些实施方式中，在第一叠层结构320中形成至少两个栅线缝隙(例如，351)，且相邻的两个栅线缝隙(例如，351)之间形成至少两个顶部选择栅切口(例如，341)和排列成行的多个沟道结构(例如， 330)的情况下，蚀刻材料可经由两个栅线缝隙(例如，351)去除暴露于两个栅线缝隙(例如，351)中的栅极牺牲层322形成牺牲间隙，再经由牺牲间隙去除顶部选择栅切口(例如，341)中的第一牺牲层342 暴露顶部选择栅切口(例如，341)。由此，位于两个顶部选择栅切口 (例如，341)之间的栅极牺牲层322也可在此步骤被去除从而形成完整的牺牲间隙，为后续形成完整的栅极导电层提供条件。
98.在该步骤的另一些实施方式，第一牺牲层342的材料与栅极牺牲层322的材料具有不同的蚀刻选择性。可选地，第一牺牲层342可选用无定形碳材料(c)制备，并且栅极牺牲层322可选用氮化硅制备而成时，可经由沟槽361去除第一牺牲层342暴露顶部选择栅切口341 之后(参照图5c)，再经由顶部选择栅切口341和/或栅线缝隙351去除栅极牺牲层322从而形成牺牲间隙(未示出)。
99.在一些实施方式中，在第一叠层结构320中形成至少两个栅线缝隙(例如，351)，且相邻的两个栅线缝隙(例如，351)之间形成至少两个顶部选择栅切口(例如，341)和排列成行的多个沟道结构(例如， 330)的情况下，可采用灰化(asher)工艺首先去除顶部选择栅切口 341内的第一牺牲层342以重新形成顶部选择栅切口341。然后再采用蚀刻方式去除栅极牺牲层322。可选地，蚀刻液可经由两个栅线缝隙 (例如，351)去除暴露于栅线缝隙351中的栅极牺牲层322，并经由顶部选择栅切口(例如，341)去除位于两个顶部选择栅切口(例如， 341)之间的栅极牺牲层322从而形成完整的牺牲间隙，或者蚀刻液可经由栅线缝隙(例如，351)和顶部选择栅切口(例如，341)的其中之一去除全部的栅极牺牲层322，为后续形成完整的栅极导电层提供条件。
100.示例性地，上述实施方式中第一牺牲层342选用无定形碳材料，相比氮化硅更容易去除，而且有利于降低第一牺牲层342残留问题的风险。
101.s350，在牺牲间隙内形成栅极导电层。
102.在该步骤中的一些实施方式中，如图5d所示，在形成的牺牲间隙后，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺，在牺牲间隙内形成栅极导电层322’。可选地，栅极导电层322’的材料可包括诸如钨、钴、铜、铝、掺杂的多晶硅、硅化物或者其任意组合的导电材料。
103.在一些实施方式中，在牺牲间隙内形成栅极导电层322’的工艺过程中，可在顶部选择栅切口341的内壁、沟槽361的内壁以及栅线缝隙351的内壁也形成栅极导电层322’。在后续的工艺中去除位于牺牲间隙以外的部分栅极导电层322’。例如，可采用回刻工艺去除位于牺牲间隙以外的部分栅极导电层322’从而再次暴露顶部选择栅切口 341的内壁、沟槽361的内壁以及栅线缝隙351的内壁。可选地，去除暴露于栅线缝隙351的部分栅极导电层
322’形成相对于栅线缝隙 351侧壁的凹槽，以保证相邻的栅极导电层322’不残留导电材料，从而避免相邻的栅极导电层322’之间短接漏电。
104.s360，在同一工艺过程中，在沟槽内、顶部选择栅切口内以及栅线缝隙内形成填充结构。
105.在该步骤中的一些实施方式中，如图5e所示，经上述工艺处理后，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在沟槽361内、顶部选择栅切口341内以及栅线缝隙351内形成相同的填充结构。换言之，在沟槽361内、顶部选择栅切口341内以及栅线缝隙351内形成填充结构可在同一工艺过程中执行，从而有利于减少工艺步骤、节省工艺时间以及提高生产效率等。
106.示例性地，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在沟槽361内、顶部选择栅切口341内以及栅线缝隙351内形成高介电常数层362、342、352。在一些示例中，可采用诸如cvd、 pvd、ald或其任何组合等薄膜沉积工艺在形成有高介电常数层的沟槽361内、顶部选择栅切口341内以及栅线缝隙351内形成第二绝缘层363、343、353。可选地，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在形成有第二绝缘层的沟槽361内、顶部选择栅切口341内以及栅线缝隙351内填充导电材料形成导电层364、344、 354。可选地，第二绝缘层363、343、353的材料可例如包括氧化硅、氮化硅、氮氧化硅或者其任意组合。导电层364、344、354可例如包括钨、钴、铜、铝、掺杂的多晶硅或者其任意组合。
107.上述方案中，高介电常数层352、第二绝缘层353和导电层354用于构成栅线缝隙结构350；高介电常数层342、第二绝缘层343和导电层344用于构成顶部选择栅切口结构340；高介电常数层362、第二绝缘层363、和导电层364用于构成沟槽结构360，如图5e所示。
108.在另一些示例中，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在沟槽361内、顶部选择栅切口341内以及栅线缝隙351 内填充至少一种绝缘材料。例如，在沟槽361内、顶部选择栅切口341 内以及栅线缝隙351内依次形成高介电常数层和第二绝缘层，从而使得沟槽361内、顶部选择栅切口341内以及栅线缝隙351内的填充结构不包括导电层(未示出)。
109.需要说明的是，还可分步地采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在沟槽361内、顶部选择栅切口341内以及栅线缝隙351内形成填充结构，这样可使沟槽361内、顶部选择栅切口341 内以及栅线缝隙351内形成有不同的填充结构，不申请在此不做具体地限定。
110.顶部选择栅切口341在“栅极替代”工艺之前先形成，使得顶部选择栅切口341的形成工艺可采用常规的蚀刻电介质层和栅极牺牲层例如no堆叠结构的工艺，该工艺技术可控性强。而且顶部选择栅切口341在“栅极替代”工艺之前先形成，也可减少对栅极导电层322’的影响，避免增大栅极导电层的负载(应力)。
111.而且本技术实施方式提供的三维存储器的其制备方法，解决了常规制备方法中顶部选择栅切口先形成工艺中使相邻的顶部选择栅切口之间的栅极牺牲层无法替换为栅极导电层的问题。
112.图6是根据本技术一实施方式的三维存储器的制备方法4000的示例性流程图。如图6所示，该实施方式的制备方法4000包括以下步骤：
113.s410，在衬底上形成包括交替叠置的电介质层和栅极牺牲层的第一叠层结构；
114.s420，形成穿过至少一个栅极牺牲层的顶部选择栅切口，并在顶部选择栅切口内形成第一牺牲层；
115.s430，形成贯穿第一叠层结构的栅线缝隙；
116.s440，经由栅线缝隙，去除第一牺牲层和栅极牺牲层以形成牺牲间隙；
117.s450，在牺牲间隙内形成栅极导电层；以及
118.s460，在同一工艺过程中，在顶部选择栅切口内以及栅线缝隙内形成填充结构。
119.图7a至图7d是根据本技术的三维存储器400的制备方法4000 的工艺剖面示意图。下面结合图7a至图7d进一步描述上述的步骤 s430至s460。上述步骤s410和s420分别与上述参照图3所描述的步骤s210和s220相同，因此在此不再赘述。
120.s430，形成贯穿第一叠层结构的栅线缝隙。
121.在该步骤的一些实施方式中，可例如通过掩膜设计并采用光刻和蚀刻工艺(例如湿法或者干法蚀刻工艺)在第一叠层结构420和第一电介质层480中(同步地)形成多个至少暴露衬底410的栅线缝隙(例如，451)。
122.在一些实施方式中，在第一叠层结构420中形成至少两个栅线缝隙(例如，451)，且相邻的两个栅线缝隙(例如，451)之间形成至少两个顶部选择栅切口(例如，441)和排列成行的多个沟道结构(例如， 430)，其中，沟道结构430可在形成顶部选择栅切口441之前已经形成。
123.s440，经由栅线缝隙，去除第一牺牲层和栅极牺牲层以形成牺牲间隙。
124.在该步骤的一些实施方式中，可采用例如湿法蚀刻或干法刻蚀工艺经由栅线缝隙451去除第一叠层结构420中的栅极牺牲层422。在去除上述结构的工艺过程中，在相邻的栅线缝隙(例如，451)之间包括大于一个(例如，两个)第一牺牲层442(预先形成于顶部选择栅切口441内，参见图7a)的情况下，蚀刻材料(例如，蚀刻液)可经由去除栅极牺牲层422后形成的间隙，去除顶部选择栅切口441内的第一牺牲层442重新形成顶部选择栅切口441，然后再经由顶部选择栅切口441去除位于两顶部选择栅切口441之间的栅极牺牲层422，从而形成与栅极牺牲层422对应的牺牲间隙423，如图7b所示。上述方案中，在第一牺牲层442以及栅极牺牲层422的具有相同的蚀刻选择性，因此，可采用相同的蚀刻材料(例如，蚀刻液)在同一次工艺过程中去除上述结构。经上述工艺处理后，栅极牺牲层422的空间内形成牺牲间隙423。
125.s450，在牺牲间隙内形成栅极导电层。
126.在该步骤中的一些实施方式中，如图7c所示，在形成的牺牲间隙 423后，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺，在牺牲间隙423内形成栅极导电层422’。可选地，栅极导电层422’的材料可包括诸如钨、钴、铜、铝、掺杂的多晶硅、硅化物或者其任意组合的导电材料。
127.在一些实施方式中，在牺牲间隙423内形成栅极导电层422’的工艺过程中，可在顶部选择栅切口441的内壁以及栅线缝隙451的内壁也形成栅极导电层422’。在后续的工艺中去除位于牺牲间隙423以外的部分栅极导电层422’。例如，可选用回刻工艺去除位于牺牲间隙 423以外的部分栅极导电层422’从而再次暴露顶部选择栅切口441的内壁以及栅线缝隙451的内壁。可选地，去除暴露于栅线缝隙451的部分栅极导电层422’形成相对于栅线缝隙451侧壁的凹槽，以保证相邻的栅极导电层422’不残留导电材料，从而避免相邻的栅极导电
层422’之间短接漏电。
128.s460，在同一工艺过程中，在顶部选择栅切口内以及栅线缝隙内形成填充结构。
129.在该步骤中的一些实施方式中，在形成的栅极导电层422’后，可在同一工艺过程中，在暴露的顶部选择栅切口441内和栅线缝隙451 内形成填充结构。
130.在一些实施方式中，经上述工艺处理后，如图7d所示，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在顶部选择栅切口 441内以及栅线缝隙451内形成高介电常数层442、452(例如氧化铝)。可选地，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在形成有高介电常数层422、452的顶部选择栅切口441内以及栅线缝隙451内形成第二绝缘层443、453。可选地，可采用诸如cvd、pvd、 ald或其任何组合等薄膜沉积工艺在形成有第二绝缘层443、453的顶部选择栅切口441内以及栅线缝隙451内填充导电层444、454。可选地，第二绝缘层443、453的材料可例如包括氧化硅、氮化硅、氮氧化硅或者其任意组合。导电层444、454可例如包括钨、钴、铜、铝、掺杂的多晶硅或者其任意组合。
131.上述方案中，高介电常数层452、第二绝缘层453和导电层454用于构成栅线缝隙结构450，高介电常数层442、第二绝缘层443和导电层444用于构成顶部选择栅切口结构440，参见图7d。
132.顶部选择栅切口341在“栅极替代”工艺之前先形成，使得顶部选择栅切口341的形成工艺可采用常规的蚀刻电介质层和栅极牺牲层例如no堆叠结构的工艺，该工艺技术可控性强。而且顶部选择栅切口341在“栅极替代”工艺之前先形成，也可减少对栅极导电层322’的影响，避免增大栅极导电层的负载(应力)。
133.而且本技术实施方式提供的三维存储器的其制备方法，解决了常规制备方法中顶部选择栅切口先形成工艺中使相邻的顶部选择栅切口之间的栅极牺牲层无法替换为栅极导电层的问题。
134.图10根据本技术一个实施方式制备方法的三维存储器500的剖面示意图。如图10所示，本技术的另一方面还提供了一种三维存储器 500。该三维存储器500可采用上述制备方法3000制备。该三维存储器500可包括：半导体层510’、第二叠层结构520’、顶部选择栅切口结构540、第一绝缘层570、沟槽结构560以及栅线缝隙结构550。
135.在本技术的一个实施方式中，半导体层510’可位于衬底310(参考图5e)的大致空间处。半导体层510’的材料包括但不限于多晶硅、单晶硅或其它任何合适的掺杂或未掺杂的半导体材料。半导体层510’可与多个沟道结构(例如，530)中的沟道层(例如，531)接触，从而实现与多个沟道结构(例如，530)电连接。
136.在本技术的一个实施方式中，第二叠层结构520’可位于半导体层 510’的一侧。第二叠层结构520’可包括交替叠置的电介质层521和栅极导电层522’。各个栅极导电层522’与沟道结构530相接触的一部分可例如作为存储单元的控制栅极，各个栅极导电层522’的其它部分可例如作为连接多个存储单元的字线。
137.在本技术的一个实施方式中，该三维存储器500还可包括第一电介质层580，第一电介质层580可位于第二叠层结构520’的远离半导体层510’的一侧，例如用于覆盖多个沟道结构(例如，530)的远离半导体层510’的端面。值得注意的是，在三维存储器500中第一电介质层580可省略。
138.在本技术的一个实施方式中，顶部选择栅切口结构540穿过例如第一电介质层580
和至少一个栅极导电层522’，例如三个。第一绝缘层570可例如位于第一电介质层580远离二叠层结构520’的一侧。顶部选择栅切口结构540可例如用于将位于其两侧的栅极导电层522’产生电隔离，从而使得被顶部选择栅切口结构540分割的栅极导电层522’能够相对独立地控制其对应顶部选择晶体管。沟槽结构560可贯穿第一绝缘层570并与顶部选择栅切口结构540接触。示例性地，在垂直于第二叠层结构520’的堆叠方向，沟槽结构560的关键尺寸沿着朝向顶部选择栅切口结构的方向逐渐减小。如上文描述的那样，通过设置沟槽结构560，可使得三维存储器500的第二叠层结构520’中的两个相邻的顶部选择栅切口结构(例如，540)之间包括交替叠置的电介质层521和栅极导电层522’。从而满足三维存储器500的电学性能。
139.在本技术的一个实施方式中，栅线缝隙结构550贯穿例如第一绝缘层570、第一电介质层580和第二叠层结构520’，其中沟槽结构560、顶部选择栅切口结构540以及栅线缝隙结构550的构成相同。示例性地，沟槽结构560由外向内依次包括高介电常数层562、第二绝缘层 563以及导电层564。顶部选择栅切口结构540由外向内依次包括高介电常数层542、第二绝缘层543以及导电层544。栅线缝隙结构550由外向内依次包括高介电常数层552、第二绝缘层553以及导电层554。可选地，高介电常数层562、552、542可包括例如氧化铝。可选地，第二绝缘层563、553、543的材料可例如包括氧化硅、氮化硅、氮氧化硅或者其任意组合。导电层564、554、544可例如包括钨、钴、铜、铝、掺杂的多晶硅或者其任意组合。如上文描述的那样，沟槽结构560、顶部选择栅切口结构540以及栅线缝隙结构550的构成相同可通过在同一工艺过程中形成，从而有利于减少工艺步骤、节省工艺时间以及提高生产效率等。需要说明的是，在另一些示例中，沟槽结构560、顶部选择栅切口结构540以及栅线缝隙结构550由外向内依次包括高介电常数层和第二绝缘层，而不包括导电层，不申请在此不做具体地限定。
140.在本技术的一个实施方式中，至少两个栅线缝隙结构(例如，550) 沿平行于半导体层510’的第一方向延伸，沿第一方向延伸的至少两个顶部选择栅切口结构(例如，540)位于相邻的栅线缝隙结构(例如， 550)之间。示例性地，在由相邻的栅线缝隙结构(例如，550)来限定存储块的情况下，通过在相邻的栅线缝隙结构(例如，550)之间设置至少两个顶部选择栅切口结构(例如，540)，有利于实现存储块内的存储单元的控制效率和控制精度，并且上述方案可提高三维存储器的存储密度，并使沟道结构530的设计更加灵活。
141.在本技术的一个实施方式中，沟道结构530贯穿第二叠层结构 520’，并沿朝向半导体层510’的方向例如垂直于半导体层510’的方向延伸至半导体层510’中。示例性地，沟道结构530可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状。沟道结构530可例如包括由外向内依次设置的功能层和沟道层531。示例性地，多个沟道结构(例如，530)可在平行于半导体层510’的平面上成行(例如，交错成行) 排列。
142.在本技术的一个实施方式中，顶部选择栅切口结构540与相邻的沟道结构530具有重叠部分(参照图10)，或者顶部选择栅切口与一行沟道结构具有重叠部分。
143.图11是根据本技术一个实施方式制备方法的三维存储器600的剖面示意图。如图11所示，本技术的另一方面还提供了一种三维存储器600。该三维存储器600可采用上述制备方法4000制备。该三维存储器600可包括：半导体层610’、第二叠层结构620’、顶部选择栅切口结构640以及栅线缝隙结构650。
144.三维存储器600中的半导体层610’、第二叠层结构620’、顶部选择栅切口结构640以及栅线缝隙结构650可与三维存储器500中各个结构相同，本技术在此不再赘述。需要说明的是，三维存储600不包括第一绝缘层和沟槽结构，并且如上文描述的那样，通过控制顶部选择栅切口结构640制备过程中的内部材料的选取和保持状态，同样地可使得三维存储器600的第二叠层结构620’中的两个相邻的顶部选择栅切口结构(例如，640)之间包括交替叠置的电介质层621和栅极导电层622’，从而满足三维存储器600的电学性能。
145.在本技术的一个实施方式中，栅线缝隙结构650贯穿例如第一电介质层680和第二叠层结构620’，其中顶部选择栅切口结构640和栅线缝隙结构650的构成相同。示例性地，顶部选择栅切口结构640由外向内依次包括高介电常数层642、第二绝缘层643以及导电层644。栅线缝隙结构650由外向内依次包括高介电常数层652、第二绝缘层 653以及导电层654。如上文描述的那样，顶部选择栅切口结构640和栅线缝隙结构650的构成相同可通过在同一工艺过程中形成，从而有利于减少工艺步骤、节省工艺时间以及提高生产效率等。需要说明的是，在另一些示例中，顶部选择栅切口结构640和栅线缝隙结构650 由外向内依次包括高介电常数层和第二绝缘层，而不包括导电层，不申请在此不做具体地限定。
146.由于在上文中描述制备方法时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
147.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，用于形成外围器件的半导体结构。此外，所举例的各层的材料仅仅是示例性。
148.图12a和图12b是根据本技术实施方式的存储器系统2000a和 2000b的示意图。如图12a和图12b所示，存储器系统2000a或2000b 包括至少一个三维存储器2100和存储控制器2200。
149.三维存储器2100可包括上文中任意实施方式所描述的结构，本技术对此不再赘述。存储控制器2200可通过例如通道(未示出)控制三维存储器2100，并且三维存储器2100可基于存储控制器2200的控制而执行操作。示例性地，三维存储器2100可例如通过通道从存储控制器2200接收命令和地址并且访问响应于该地址的沟道结构的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。
150.在一些示例中，存储控制器2200和一个或多个三维存储器2100 可被集成到各种类型的存储设备中，换言之，存储器系统2000a、2000b 可被实施并且封装到不同类型的最终电子产品中。在如图12a中所示的一个示例中，存储控制器2200和单个三维存储器2100可被集成到存储卡形式的存储器系统2200a中。存储卡可包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm) 卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、 minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。存储卡形式的存储器系统2200a还可包括将其与主机(未示出)耦合的存储卡连接器2300a。
151.在如图12b中所示的另一示例中，存储控制器2200和多个三维存储器2100可被集成到固态硬盘(ssd)形成的存储器系统2000b中。固态硬盘(ssd)还可包括将其与主机耦合的ssd连接器2300b。在一些实施方式中，固态硬盘(ssd)的存储容量和/或操作速度可高于存储卡的存储容量和/或操作速度。
152.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员
应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。