用于通过调整虚设字线的电压而降低编程干扰的方法和存储器与流程

用于通过调整虚设字线的电压而降低编程干扰的方法和存储器
1.本技术是针对申请日为2019年12月09日，申请号为201980003629.2，发明名称为用于通过调整虚设字线的电压而降低编程干扰的方法和存储器的专利的分案申请。
技术领域
2.本公开涉及用于降低编程干扰的方法和存储器，更具体而言，涉及用于通过调整虚设字线的电压而降低编程干扰的方法和存储器。


背景技术：

3.为了提高存储器的容量，开发出了具有三维结构的存储器。例如，当前可获得三维堆叠nand闪速存储器。
4.存储器的三维结构可以包括多个层，从而在同一区域上存储更多数据。这一解决方案被证明对于提高存储器的容量是有效的。
5.然而，在提高层数时，编程干扰将变得更加严重。编程干扰将导致存储器编程的更高故障率。因而，在本领域需要一种用于在操作三维存储器时降低编程干扰的解决方案。


技术实现要素：

6.实施例公开了一种降低存储器的编程干扰的方法，所述存储器包括上堆叠体和下堆叠体，所述上堆叠体形成于所述下堆叠体上方，所述上堆叠体包括第一上虚设字线，所述下堆叠体包括第一下虚设字线，所述方法包括：
7.向所述第一上虚设字线施加第一上偏置电压，使所述第一上偏置电压与连接在所述第一上虚设字线的存储单元的第一上阈值电压之间的差值为第一差值；
8.向所述第一下虚设字线施加第一下偏置电压，使所述第一下偏置电压与连接在所述第一下虚设字线的存储单元的第一下阈值电压之间的差值为第二差值；
9.调整所述第一差值和所述第二差值，以降低对存储器编程的干扰。
10.另一实施例包括一种存储器，包括：
11.上堆叠体，所述上堆叠体包括第一上虚设字线；
12.下堆叠体，所述下堆叠体包含第一下虚设字线；其中，所述上堆叠体形成于所述下堆叠体上方；
13.以及耦合在所述第一上虚设字线和所述第一下虚设字线的控制电路；其中，
14.所述控制电路被配置为：向所述第一上虚设字线施加第一上偏置电压，使所述第一上偏置电压与连接在所述第一上虚设字线的存储单元的第一上阈值电压之间的差值为第一差值；以及向所述第一下虚设字线施加第一下偏置电压，使所述第一下偏置电压与连接在所述第一下虚设字线的存储单元的第一下阈值电压之间的差值为第二差值；
15.调整所述第一差值和所述第二差值，以降低对存储器编程的干扰。
16.对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详
细描述之后，本发明的这些和其他目标无疑将变得显而易见。
附图说明
17.图1示出了根据实施例的存储器。
18.图2示出了用于降低图1的存储器的编程干扰的方法的流程图。
19.图3示出了根据另一实施例的存储器。
20.图4是用于降低图3的存储器的编程干扰的方法的流程图。
21.图5示出了根据另一实施例的存储器。
22.图6示出了用于降低图5的存储器的编程干扰的方法的流程图。
23.图7示出了根据另一实施例的存储器。
24.图8是用于降低图7的存储器的编程干扰的方法的流程图。
25.图9是控制图7的存储器的波形。
26.图10是根据另一实施例的控制图7的存储器的波形。
27.图11到图14示出了根据不同实施例的存储器。
具体实施方式
28.在本文中，在使用连词“和/或”将项a和项b连成“a和/或b”时，其表示a、b或者a和b两者。
29.图1示出了根据实施例的存储器100。存储器100可以包括上堆叠体110和下堆叠体120。上堆叠体110可以被形成在下堆叠体120上方。存储器100可以进一步包括形成于上堆叠体110和下堆叠体120之间的接头氧化物层155。
30.如图1所示，上堆叠体110可以包括第一上虚设字线idmy_u0，并且下堆叠体120可以包括第一下虚设字线idmy_l0。
31.图2是用于降低图1的存储器100的编程干扰的方法200的流程图。方法200包括至少以下步骤。
32.步骤210：调整施加至第一上虚设字线idmy_u0的第一上偏置电压v_u0和/或第一上虚设字线idmy_u0的第一上阈值电压vt_u0，以调整第一上偏置电压v_u0与第一上阈值电压vt_u0之间的第一差值δv_u0；以及
33.步骤220：调整施加至第一下虚设字线idmy_l0的第一下偏置电压v_l0和/或第一下虚设字线idmy_l0的第一下阈值电压vt_l0，以调整第一下偏置电压v_l0与第一下阈值电压vt_l0之间的第二差值δv_l0。
34.图2只是一个示例，可以按照任何顺序执行图2中的步骤。例如，可以首先执行步骤220。可以同时执行这些步骤。
35.步骤210和步骤220中的δv_u0和δv_l0可以被表达为下述等式：
36.δv_u0＝v_u0
–
vt_u0
…
(等式1)；以及
37.δv_l0＝v_l0
–
vt_l0
…
(等式2)。
38.如步骤210和步骤220中所述，v_u0和/或vt_u0可以被调整，以调整δv_u0。v_l0和/或vt_l0可以被调整，以调整δv_l0。通过将第一差值δv_u0和第二差值δv_l0调整为尽可能低，可以降低编程干扰。
39.如图1所示，字线wln可以处于第一下虚设字线idmy_l0以下的第一层。字线wl(n-1)可以处于第一下虚设字线idmy_l0以下的第二层。字线wl(n-2)到wl0可以处于字线wl(n-1)以下的各层。
40.字线wl(n 1)可以处于第一上虚设字线idmy_u0以上的第一层。字线wl(n 2)可以处于第一上虚设字线idmy_u0以上的第二层。字线wl(n 3)到wlm可以处于字线wl(n 2)以上的各层。
41.就第一差值δv_u0和第二差值δv_l0的调整而言，在对字线wl(n-1)到wl(n 2)中的字线进行编程时，可以将第一差值δv_u0调整为高于阈值th1。可以将第二差值δv_l0调整为高于阈值th1。换言之，在所述调整之后，δv_u0＝v_u0
–
vt_u0》th1并且δv_l0＝v_l0
–
vt_l0》th1。例如，阈值th1可以为7伏。
42.在对字线wl(n 3)到wlm中的字线编程时，第一差值δv_u0可以被调整为低于阈值th2。第二差值δv_l0可以被调整为低于阈值th2。换言之，在所述调整之后，δv_u0＝v_u0
–
vt_u0《th2并且δv_l0＝v_l0
–
vt_l0《th2。例如，阈值th2可以为7伏。
43.在对字线wl0到wl(n-2)中的字线编程时，第一差值δv_u0和第二差值δv_l0可以不受限制；然而，根据实验，第一差值δv_u0和第二差值δv_l0可以高于阈值th3。例如，阈值th3可以为3伏。
44.图3示出了根据另一实施例的存储器100。图3所示的结构可以与图1所示的结构类似。如图3中所示，下堆叠体120可以进一步包括第二下虚设字线idmy_l1。
45.图4是用于降低图3的存储器100的编程干扰的方法400的流程图。方法400可以包括以下步骤。
46.步骤210：调整施加至第一上虚设字线idmy_u0的第一上偏置电压v_u0和/或第一上虚设字线idmy_u0的第一上阈值电压vt_u0，以调整第一上偏置电压v_u0与第一上阈值电压vt_u0之间的第一差值δv_u0；
47.步骤220：调整施加至第一下虚设字线idmy_l0的第一下偏置电压v_l0和/或第一下虚设字线idmy_l0的第一下阈值电压vt_l0，以调整第一下偏置电压v_l0与第一下阈值电压vt_l0之间的第二差值δv_l0；以及
48.步骤230：调整施加至第二下虚设字线idmy_l1的第二下偏置电压v_l1和/或第二下虚设字线idmy_l1的第二下阈值电压vt_l1，以调整第二下偏置电压v_l1与第二下阈值电压vt_l1之间的第三差值δv_l1。
49.图4只是一个示例，可以按照任何顺序执行图4中的步骤。例如，可以在步骤210之前执行步骤220或步骤230。可以同时执行这些步骤。
50.步骤210和步骤220中的δv_u0和δv_l0可以被表达为上述等式(等式1和等式2)。步骤230中的δv_11可以被表达为下述等式：
51.δv_l1＝v_l1
–
vt_l1
…
(等式3)。
52.如步骤210到步骤230中所述，第一差值δv_u0、第二差值δv_l0和第三差值δv_l1可以被如下调整，以降低编程干扰。
53.在对上堆叠体110中的字线编程时，第一差值δv_u0可以被调整为高于阈值th4，第二差值δv_l0可以被调整为低于阈值th4，并且第三差值δv_l1可以被调整为低于阈值th4。换言之，在所述调整之后，δv_u0＝v_u0
–
vt_u0》th4，δv_l0＝v_l0
–
vt_l0《th4，并且
δv_l1＝v_l1
–
vt_l1《th4。例如，阈值th4可以为7伏。
54.此外，根据实施例，还可能必须满足条件(c-1)，才能降低图3的存储器100的编程干扰。
55.条件(c-1)可以包括：第一差值δv_u0和第二差值δv_l0之间的差值可以处于预定范围内，并且第一差值δv_u0和第三差值δv_l1之间的另一差值可以处于该预定范围内。
56.与条件(c-1)有关的该预定范围可以是处于电平l1和高于电平l1的电平l2的范围以内。因而，换言之，条件(c-1)可以被表达为l1《(δv_u0-δv_l0)《l2，并且l1《(δv_u0-δv_l1)《l2。例如，电平l1可以是3伏，并且第二电平l2可以是7伏。
57.就图3而言，在对上堆叠体110的字线编程时可以应用与上文提及的第一差值δv_u0、第二差值δv_l0和第三差值δv_l1有关的等式和不等式。
58.在对下堆叠体120的字线编程时，第一差值δv_u0、第二差值δv_l0和第三差值δv_l1可以不受限制；然而，根据实验，差值δv_u0、δv_l0和δv_l1可以高于阈值(例如，3伏)。
59.图5示出了根据另一实施例的存储器100。图5所示的结构可以与图1所示的结构类似。如图5中所示，上堆叠体110可以进一步包括第二上虚设字线idmy_u1。
60.图6是用于降低图5的存储器100的编程干扰的方法600的流程图。方法600可以包括以下步骤。
61.步骤210：调整施加至第一上虚设字线idmy_u0的第一上偏置电压v_u0和/或第一上虚设字线idmy_u0的第一上阈值电压vt_u0，以调整第一上偏置电压v_u0与第一上阈值电压vt_u0之间的第一差值δv_u0；
62.步骤220：调整施加至第一下虚设字线idmy_l0的第一下偏置电压v_l0和/或第一下虚设字线idmy_l0的第一下阈值电压vt_l0，以调整第一下偏置电压v_l0与第一下阈值电压vt_l0之间的第二差值δv_l0；以及
63.步骤240：调整施加至第二上虚设字线idmy_u1的第二上偏置电压v_u1和/或第二上虚设字线idmy_u1的第二上阈值电压vt_u1，以调整第二上偏置电压v_u1与第二上阈值电压vt_u1之间的第四差值δv_u1。
64.图6只是一个示例，可以按照任何顺序执行图6中的步骤。例如，可以在步骤210之前执行步骤220或步骤240。可以同时执行这些步骤。
65.步骤210和步骤220中的δv_u0和δv_l0可以被表达为上述等式(等式1和等式2)。步骤240中的δv_u1可以被表达为下述等式：
66.δv_u1＝v_u1
–
vt_u1
…
(等式4)。
67.如步骤210、步骤220和步骤230中所述，第一差值δv_u0、第二差值δv_l0和第四差值δv_u1可以被如下调整，以降低编程干扰。
68.在对上堆叠体110的字线编程时，第一差值δv_u0可以被调整为低于阈值th5，第二差值δv_l0可以被调整为低于阈值th5，并且第四差值δv_u1可以被调整为高于阈值th5。换言之，在所述调整之后，δv_u0＝v_u0
–
vt_u0《th5，δv_l0＝v_l0
–
vt_l0《th5，并且δv_u1＝v_u1
–
vt_u1》th5。例如，阈值th5可以为7伏。
69.此外，根据实施例，还可能必须满足条件(c-2)，才能降低图5的存储器100的编程
干扰。
70.条件(c-2)可以包括：第四差值δv_u1和第一差值δv_u0之间的差值可以处于预定范围内，并且第四差值δv_u1和第二差值δv_l0之间的另一差值可以处于该预定范围内。
71.与条件(c-2)有关的该预定范围可以是处于电平平l3和高于电平l3的电平l4的范围以内。因而，换言之，条件(c-2)可以被表达为l3《(δv_u1-δv_u0)《l4，并且l3《(δv_u1-δv_l0)《l4。例如，电平l3可以是3伏，并且电平l4可以是7伏。
72.就图5而言，在对上堆叠体110的字线编程时可以应用与上文提及的差值δv_u0、δv_l0和δv_u1有关的等式和不等式。
73.在对下堆叠体120的字线编程时，差值δv_u0、δv_l0和δv_u1可以不受限制；然而，根据实验，差值δv_u0、δv_l0和δv_u1可以高于阈值(例如，3伏)。
74.图7示出了根据另一实施例的存储器100。图7所示的结构可以与图1所示的结构类似。与图1相比，在图7中，上堆叠体110可以进一步包括第二上虚设字线idmy_u1，并且下堆叠体120可以进一步包括第二下虚设字线idmy_l1。
75.图8是用于降低图7的存储器100的编程干扰的方法800的流程图。方法800可以包括以下步骤。
76.步骤210：调整施加至第一上虚设字线idmy_u0的第一上偏置电压v_u0和/或第一上虚设字线idmy_u0的第一上阈值电压vt_u0，以调整第一上偏置电压v_u0与第一上阈值电压vt_u0之间的第一差值δv_u0；
77.步骤220：调整施加至第一下虚设字线idmy_l0的第一下偏置电压v_l0和/或第一下虚设字线idmy_l0的第一下阈值电压vt_l0，以调整第一下偏置电压v_l0与第一下阈值电压vt_l0之间的第二差值δv_l0；
78.步骤230：调整施加至第二下虚设字线idmy_l1的第二下偏置电压v_l1和/或第二下虚设字线idmy_l1的第二下阈值电压vt_l1，以调整第二下偏置电压v_l1与第二下阈值电压vt_l1之间的第三差值δv_l1；以及
79.步骤240：调整施加至第二上虚设字线idmy_u1的第二上偏置电压v_u1和/或第二上虚设字线idmy_u1的第二上阈值电压vt_u1，以调整第二上偏置电压v_u1与第二上阈值电压vt_u1之间的第四差值δv_u1。
80.图8只是一个示例，可以按照任何顺序执行图8中的步骤。例如，可以在步骤210之前执行步骤220、步骤230或步骤240。可以同时执行这些步骤。
81.步骤210到步骤240中的δv_u0、δv_l0、δv_l1和δv_u1可以被表达为上文所述的等式(等式1到等式4)。
82.如步骤210到步骤240中所述，第一差值δv_u0、第二差值δv_l0、第三差值δv_l1和第四差值δv_u1可以被如下调整，以降低编程干扰。
83.在对上堆叠体110的字线编程时，第一差值δv_u0可以被调整为低于阈值th11。第二差值δv_l0可以被调整为低于第二阈值th12。第三差值δv_l1可以被调整为低于第一阈值th11。第四差值δv_u1可以被调整为高于第二阈值th12。换言之，在所述调整之后，δv_u0＝v_u0
–
vt_u0《th11，δv_l0＝v_l0
–
vt_l0《th12，δv_l1＝v_l1
–
vt_l1《th11并且δv_u1＝v_u1
–
vt_u1》th12。例如，第一阈值th11可以是11伏，第二阈值th12可以是7伏。
84.此外，根据实施例，还可能必须满足条件(c-3)和条件(c-4)中的一个，才能降低图7的存储器100的编程干扰。
85.条件(c-3)可以包括：第四差值δv_u1和第一差值δv_u0之间的差值可以处于预定范围内，并且第四差值δv_u1和第二差值δv_l0之间的另一差值可以处于该预定范围内。
86.与条件(c-3)有关的该预定范围可以是处于电平l5和高于电平l3的电平l6的范围以内。因而，换言之，条件(c-3)可以被表达为l5《(δv_u1-δv_u0)《l6并且l5《(δv_u1-δv_l0)《l6。例如，电平l5可以是3伏，并且电平l6可以是7伏。
87.条件(c-4)可以包括：第四差值δv_u1和第二差值δv_l0之间的差值可以处于预定范围内，并且第四差值δv_u1和第三差值δv_l1之间的另一差值可以处于该预定范围内。
88.与条件(c-4)有关的该预定范围可以是处于电平l7和高于电平l7的电平l8的范围以内。因而，换言之，条件(c-4)可以被表达为l7《(δv_u1-δv_l0)《l8并且l7《(δv_u1-δv_l1)《l8。例如，电平l7可以是3伏，并且电平l8可以是7伏。
89.就图7而言，在对上堆叠体110的字线编程时可以应用与上文提及的差值δv_u0、δv_l0、δv_l1和δv_u1有关的等式和不等式。
90.在对下堆叠体120的字线编程时，差值δv_u0、δv_l0、δv_l1和δv_u1可以不受限制；然而，根据实验，差值δv_u0、δv_l0、δv_l1和δv_u1可以高于阈值(例如，3伏)。
91.图9是控制图7的存储器100的波形。根据实施例，存储器100可以进一步包括用于对上堆叠体110和下堆叠体120两者进行控制的顶部选择栅电极(被表示为tsg)、选择字线(被表示为sel_wl)、未被选择字线(被表示为unsel_wl)、虚设字线(被表示为dummy_wl)、选择位线(被表示为sel_bl)和底部选择栅电极(被表示为bsg)。
92.如图9所示，在编程操作之前，可以执行预脉冲操作。可以通过执行预脉冲操作来避免编程操作的故障。
93.如图9所示，在预脉冲操作之前，0伏可以被施加到选择字线(sel_wl)、虚设字线(dummy_wl)、选择位线(sel_bl)和底部选择栅电极(bsg)上。第一上偏置电压v_u0、第一下偏置电压v_l0、第二下偏置电压v_l1和第二上偏置电压v_u1可以被设为0伏。
94.第一上偏置电压v_u0、第一下偏置电压v_l0、第二下偏置电压v_l1和第二上偏置电压v_u1可以在预脉冲操作期间被设为预脉冲电平vp。之后，第一上偏置电压v_u0、第一下偏置电压v_l0、第二下偏置电压v_l1和第二上偏置电压v_u1可以在编程操作期间被设为编程电平vpass。
95.在编程操作期间，具有编程电平vpass的电压可以被施加到未被选择字线(unsel_wl)和虚设字线(dummy_wl)。施加至选择字线(sel_wl)的电压可以被提高到电平vpgm。
96.如图9中所示，在编程操作期间，0伏可以被施加至顶部选择栅电极(tsg)和底部选择栅电极(bsg)。在编程操作之后，选择字线(sel_wl)、未被选择字线(unsel_wl)、虚设字线(dummy_wl)、选择位线(sel_bl)以及偏置电压v_u0、v_l0、v_l1和v_u1可以被设置为是浮置的。
97.在图9中，预脉冲电平vp可以高于第一上阈值电压vt_u0、第一下阈值电压vt_l0、第二下阈值电压vt_l1和第二上阈值电压vt_u1的最大容许电平vt_max。
98.图9中的偏置电压v_u0、v_l0、v_l1和v_u1可以是由同一电压源供应的，以降低电压源的数量。
99.图10是根据另一实施例控制图7的存储器100的波形。图10可以与图9类似。将不再重复描述图10和图9的相似处。
100.与图9一样，在图10中，可以在编程操作之前执行预脉冲操作。
101.在预脉冲操作期间，第一上偏置电压v_u0、第一下偏置电压v_l0、第二下偏置电压v_l1和第二上偏置电压v_u1可以被分别设为第一预脉冲电平vp1、第二预脉冲电平vp2、第三预脉冲电平vp3和第四预脉冲电平vp4。
102.在编程冲操作期间，第一上偏置电压v_u0、第一下偏置电压v_l0、第二下偏置电压v_l1和第二上偏置电压v_u1可以被分别设为第一编程电平vpass1、第二编程电平vpass2、第三编程电平vpass3和第四编程电平vpass4。
103.在图10中，第一预脉冲电平vp1、第二预脉冲电平vp2、第三预脉冲电平vp3和第四预脉冲电平vp4的每者可以高于第一上阈值电压vt_u0、第一下阈值电压vt_l0、第二下阈值电压vt_l1和第二上阈值电压vt_u1的最大容许电平vt_max。
104.在图10中，偏置电压v_u0、v_l0、v_l1和v_u1可以是单独供应的，从而得到更好的可控制性和灵活性。
105.在对下堆叠体120的字线编程时，可以应用图9和图10的波形。在对上堆叠体110的字线编程时，偏置电压v_u0、v_l0、v_l1和v_u1在预脉冲操作期间可以是0伏。
106.图11到图14示出了根据不同实施例的存储器1100。与上文描述的存储器100类似，存储器1100可以包括上堆叠体110和下堆叠体120。然而，存储器1100可以不包括图1所示的接头氧化物层155。与存储器100相比，在对存储器1100编程时，编程干扰可能更严重。
107.图11到图14分别与图1、图3、图5和图7类似。
108.对应于上文描述的图1、图3、图5和图7的等式和不等式可以分别适用于图11到图14的情况，以降低编程干扰。将不再重复描述这些等式和不等式。
109.总之，在三维存储器中通过调整与虚设字线(例如，上文提及的idmy_u0、idmy_l0、idmy_l1和idmy_u1)有关的偏置电压和阈值电压，可以降低编程干扰。根据实施例，可以更好地降低在对上堆叠体的字线编程时发生的编程干扰。因而，可以减少本领域的问题。
110.本领域的技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，应当将上文的公开内容视为仅由所附权利要求的划定范围来限定。