半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体器件的临界尺寸降至16/14nm节点之后，器件结构也从传统的平面结构转向finfet结构。然而，从4/3nm节点开始，finfet将被gaa(gate-all-around，环绕式栅极)结构取代，而第一代gaa将采用硅纳米片(nanosheet)。但是，对于nanosheet而言，其工艺限制了n型器件和p型器件之间的间距，致使所述nanosheet结构要消耗较多的器件空间。
3.基于此，一种新的半导体器件结构(forksheet，叉形片器件)被提出，所述forksheet结构被认为是nanosheet结构的自然延伸，可用于3nm以下的半导体器件结构。与nanosheet相比，forksheet器件的沟道由叉形栅极结构控制，这是通过在栅极图案化之前在pmos和nmos器件之间引入介电墙(dielectric wall)来实现的。该介电墙将p栅极沟槽与n栅极沟槽物理隔离，从而允许更紧密的n到p间距，这是finfet或纳米片结构无法解决的挑战。由于减少了n到p间距，因此预期叉形栅极结构具有出色的面积和性能可伸缩性。
4.因此，本技术提供一种forksheet器件结构及其形成方法。


技术实现要素：

5.本技术提供一种半导体结构及其形成方法，用于形成forksheet器件。
6.本技术的一方面提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面依次交替堆叠有第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层被介电墙分隔成第一鳍片和第二鳍片，所述第一鳍片和所述第二鳍片的表面、侧壁及所述介电墙的表面、所述衬底的部分表面覆盖有伪栅结构；在所述伪栅结构的宽度方向，刻蚀所述第一鳍片的第二半导体层和所述第二鳍片的第一半导体层的两侧壁，形成凹进部；在所述凹进部中形成侧墙；在所述第一鳍片的第一半导体层、侧墙的侧壁形成第一介质层，在所述第二鳍片的第二半导体层、侧墙的侧壁形成第二介质层；在所述第一介质层和所述第二介质层表面形成第三介质层，所述第三介质层的顶面和所述伪栅结构的顶面共面；去除所述伪栅结构；以及，去除所述第一鳍片的第二半导体层和所述第二鳍片的第一半导体层，其余的第一半导体层和第二半导体层分别间隔分布在所述介电墙的两侧壁，且所述第一半导体层和所述第二半导体层交替排列。
7.在本技术的一些实施例中，所述第一鳍片、所述第二鳍片的底层和顶层均为第一半导体层。
8.在本技术的一些实施例中，所述第一半导体层与所述第二半导体层的材料不同，所述第一半导体层与所述衬底的材料不同。
9.在本技术的一些实施例中，所述衬底、所述第一半导体层和所述第二半导体层的材料包括硅、锗、锗化硅、碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟中的至少一种。
10.在本技术的一些实施例中，采用干法刻蚀工艺刻蚀所述第一半导体层和所述第二半导体层的两侧壁。
11.在本技术的一些实施例中，所述侧墙的材料包括siocn、sioc、sio2、sin和sion中的至少一种。
12.在本技术的一些实施例中，所述第一介质层和所述第二半导体层的材料不同，所述第二介质层和所述第一半导体层的材料不同。
13.在本技术的一些实施例中，所述第一介质层和所述第二介质层的材料包括si、ge、sige、sic、siocn、sioc、sio2、sin和sion中的至少一种。
14.在本技术的一些实施例中，所述伪栅结构表面还包括掩膜层，形成所述第三介质层的工艺包括：在所述第一介质层、所述第二介质层及所述掩膜层的表面沉积第三介质材料；研磨所述第三介质材料和所述掩膜层，至露出所述伪栅结构的表面，形成第三介质层。
15.在本技术的一些实施例中，所述第三介质层的材料包括siocn、sioc、sio2、sin和sion中的至少一种。
16.在本技术的一些实施例中，采用干法刻蚀工艺或者湿法刻蚀工艺去除所述第一鳍片的第一半导体层和所述第二鳍片的第二半导体层。
17.在本技术的一些实施例中，形成凹进部之前，在所述伪栅结构两侧的衬底中进行源漏离子注入，分别形成源极和漏极。
18.在本技术的一些实施例中，去除所述第一鳍片的第二半导体层和所述第二鳍片的第一半导体层之后，还包括：在所述伪栅结构的相应位置处形成金属栅，且所述金属栅填满所述第一半导体层之间以及所述第二半导体层之间的空隙。
19.在本技术的一些实施例中，所述第一鳍片和所述第二鳍片制作的器件类型不同。
20.本技术的另一方面提供一种半导体结构，包括：衬底；介电墙，位于所述衬底表面；若干第一半导体层，间隔分布于所述介电墙一侧的侧壁上；若干第二半导体层，间隔分布于所述介电墙另一侧的侧壁上，且所述第一半导体层和所述第二半导体层交替排列。
21.在本技术的一些实施例中，底层的第一半导体层位于所述衬底的表面，顶层的第一半导体层的表面与所述介电墙的顶面共面，每层所述第二半导体层均位于相邻第一半导体层之间。
22.在本技术的一些实施例中，所述第一半导体层与所述第二半导体层的材料不同，所述第一半导体层与所述衬底的材料不同。
23.在本技术的一些实施例中，所述衬底、所述第一半导体层和所述第二半导体层的材料包括硅、锗、锗化硅、碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟中的至少一种。
24.在本技术的一些实施例中，所述第一半导体层和所述第二半导体层用于制作不同类型的器件。
25.在本技术的一些实施例中，所述半导体结构还包括金属栅，所述金属栅覆盖所述第一半导体层和所述第二半导体层的表面和侧壁，且填满所述第一半导体层之间以及所述第二半导体层之间的空隙；源极和漏极，分别位于所述金属栅两侧的衬底中。
26.本技术技术方案所述的半导体结构的形成方法，能制作出forksheet器件，且所述forksheet器件的介电墙两侧的纳米片呈不对称分布，可以满足介电墙两侧的不同器件对
性能的不同要求，提高了forksheet器件的可调节性和匹配程度。
附图说明
27.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
28.图1为本技术实施例的半导体结构的形成方法的流程图；
29.图2、图3a至9a、图3b至图9b及图8c至图9c为本技术实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
30.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
31.下面结合实施例和附图对本技术技术方案进行详细说明。
32.参考图1，本技术实施例的半导体结构的形成方法，包括：
33.步骤s1：提供衬底，所述衬底表面依次交替堆叠有第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层被介电墙分隔成第一鳍片和第二鳍片，所述第一鳍片和所述第二鳍片的表面、侧壁及所述介电墙的表面、所述衬底的部分表面覆盖有伪栅结构；
34.步骤s2：在所述伪栅结构的宽度方向，刻蚀所述第一鳍片的第二半导体层和所述第二鳍片的第一半导体层的两侧壁，形成凹进部；
35.步骤s3：在所述凹进部中形成侧墙；
36.步骤s4：在所述第一鳍片的第二半导体层、侧墙的侧壁形成第一介质层，在所述第二鳍片的第一半导体层、侧墙的侧壁形成第二介质层；
37.步骤s5：在所述第一介质层和所述第二介质层表面形成第三介质层，所述第三介质层的顶面和所述伪栅结构的顶面共面；
38.步骤s6：去除所述伪栅结构；
39.步骤s7：去除所述第一鳍片的第一半导体层和所述第二鳍片的第二半导体层，其余的第一半导体层和第二半导体层分别间隔分布在所述介电墙的两侧壁，且所述第一半导体层和所述第二半导体层交替排列。
40.参考图2、图3a及图3b，其中图2是在伪栅结构延伸方向的剖视图，图3a为图2中a-a处(第一鳍片处)的剖视图，图3b为图2中b-b处(第二鳍片处)的剖视图。提供衬底100。所述衬底100可以是硅衬底、锗衬底、锗化硅衬底、绝缘体上硅或绝缘体上锗等，还可以为包括其他元素半导体或化合物半导体的衬底，例如碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟等。
41.所述衬底100表面依次交替堆叠有第一半导体层111和第二半导体层112。所述第一半导体层111与所述第二半导体层112的材料不同，所述第一半导体层111与所述衬底100的材料不同，以提高后续刻蚀工艺的选择比。所述第二半导体层112与所述衬底100的材料可以相同，也可以不同。所述第一半导体层111与所述第二半导体层112的材料可以包括硅、锗、锗化硅、碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟中的至少一种。
42.所述第一半导体层111和所述第二半导体层112作为forksheet器件的沟道，因此，其厚度及数量决定了器件的电学特性、集成和性能，所以对所述第一半导体层111和所述第二半导体层112的厚度要求比较严格，既要能够避免沟道区过多的表面散射，同时也要能使器件正常操作，而后续作为沟道的所述第一半导体层111和所述第二半导体层112的有效数量能够确定栅极结构的宽度有效数量越多，形成的器件能够通过增加栅极宽度而获得较大的驱动电流容量。在一些实施例中，可以通过原子层沉积工艺形成所述第一半导体层111和所述第二半导体层112。采用原子层沉积工艺可以使各层厚度及表面均一性均得到精确控制，从而使所述第一半导体层111和所述第二半导体层112实现最大高度的堆叠，避免形成的堆叠层坍塌，进而保证器件性能。
43.在本技术实施例中，所述第一半导体层111和所述第二半导体层112的总数为奇数，其中顶层和底层均为第一半导体层111，可以使介电墙两侧形成的纳米片材料和高度均不同，以提高forksheet器件的可调节性和匹配程度。在其他实施例中，也可使所述第一半导体层111和所述第二半导体层112的总数为偶数。
44.所述第一半导体层111和所述第二半导体层112的层数与厚度不作具体要求，根据实际情况进行确定，本技术实施例以四层第一半导体层111和三层第二半导体层112为例进行说明。
45.所述第一半导体层111和所述第二半导体层112被介电墙120分隔成第一鳍片110a和第二鳍片110b。所述介电墙120可以将所述第一鳍片110a和第二鳍片110b进行有效的物理隔离，能够允许不同类型器件之间具有更紧密的间距，提高了器件的集成度。所述介电墙120的材料包括氧化硅、氮化硅及氮氧化硅中的至少一种。所述第一鳍片110a和所述第二鳍片110b制作的器件类型不同，若第一鳍片110a用于制作n型器件，则所述第二鳍片110b用于制作p型器件；若第一鳍片110a用于制作p型器件，则所述第二鳍片110b用于制作n型器件。
46.所述第一鳍片110a和第二鳍片110b的表面、侧壁及所述介电墙120的表面、所述衬底100的部分表面覆盖有伪栅结构130，所述伪栅结构130可以包括伪栅介质层和伪栅层，在本技术实施例中未作区分。所述伪栅结构130与所述第一鳍片110a、所述第二鳍片110b的宽度相同。所述伪栅结构130的表面还可以包括掩膜层140，所述掩膜层140可以是在前序工艺刻蚀形成伪栅结构130留下的。
47.在一些实施例中，还可以在所述伪栅结构130两侧的衬底100中进行源漏离子注入，形成源极210和漏极220。
48.参考图4a和图4b，其中图4a为第一鳍片处的剖视图，图4b为第二鳍片处的剖视图。将所述第一鳍片110a、所述第二鳍片110b的侧壁分成两组，一组侧壁是沿伪栅结构130的延伸方向分布，另一组侧壁是沿伪栅结构130的宽度方向分布。在所述伪栅结构130的宽度方向，刻蚀所述第一鳍片110a的第二半导体层112的两侧壁，及刻蚀所述第二鳍片110b的第一
半导体层111的两侧壁，也即，刻蚀所述第一鳍片110a、所述第二鳍片110b中沿伪栅结构130的延伸方向分布的两侧壁。
49.在所述伪栅结构130的宽度方向，刻蚀所述第一鳍片110a的第二半导体层112的两侧壁，及刻蚀所述第二鳍片110b的第一半导体层111的两侧壁，形成凹进部，在一些实施例中，采用等离子干法刻蚀工艺刻蚀形成凹进部，所述凹进部的深度可以根据实际情况进行确定。
50.然后，在所述凹进部中形成侧墙150。所述侧墙150在后续工艺刻蚀所述第一鳍片110a的第二半导体层112和所述第二鳍片110b的第一半导体层111时，保护第一鳍片110a和第二鳍片110b两侧的介质层不受影响。所述侧墙150的材料可以包括siocn、sioc、sio2、sin和sion中的至少一种。
51.参考图5a和图5b，其中图5a为第一鳍片处的剖视图，图5b为第二鳍片处的剖视图。在所述第一鳍片110a的第一半导体层111、侧墙150的侧壁形成第一介质层160，在所述第二鳍片110b的第二半导体层112、侧墙150的侧壁形成第二介质层170，也即在所述第一鳍片110a的伪栅结构130两侧的衬底100表面形成第一介质层160在所述第二鳍片110b的伪栅结构130两侧的衬底100表面形成第二介质层170。所述第一介质层160、所述第二介质层170与顶层的第一半导体层111的顶面共面，以限定后续工艺所要形成金属栅的位置。
52.在一些实施例中，所述第一介质层160和所述第二半导体层112的材料不同，所述第二介质层170和所述第一半导体层111的材料不同，以提高刻蚀所述第一半导体层111和所述第二半导体层112的选择比。所述第一介质层160和所述第二介质层170的材料可以相同也可以不同，包括si、ge、sige、sic、siocn、sioc、sio2、sin和sion中的至少一种。
53.当所述第一介质层160和所述第二介质层170的材料包括si、ge、sige或sic中的至少一种时，可以通过外延生长的方式形成；当所述第一介质层160和所述第二介质层170的材料包括siocn、sioc、sio2、sin和sion中的至少一种时，可以通过化学气相沉积、物理气相沉积或者原子层沉积等沉积工艺形成。
54.参考图6a和图6b，其中图6a为第一鳍片处的剖视图，图6b为第二鳍片处的剖视图。分别在所述第一介质层160和所述第二介质层170表面形成第三介质层180，所述第三介质层180的顶面和所述伪栅结构130的顶面共面。所述第一介质层160和所述第一介质层160表面的第三介质层180、第二介质层170和所述第二介质层170表面的第三介质层180共同起到限定后续工艺所要形成金属栅的位置。
55.形成所述第三介质层180的工艺可以包括：在所述第一介质层160、所述第二介质层170及所述掩膜层140的表面沉积第三介质材料；研磨所述第三介质材料和所述掩膜层140，至露出所述伪栅结构130的表面，形成第三介质层180。
56.所述第三介质层180可以和所述第一介质层160、所述第二介质层170的材料相同，也可以不同。所述第三介质层180的材料可以包括siocn、sioc、sio2、sin和sion中的至少一种。
57.参考图7a和图7b，其中图7a为第一鳍片处的剖视图，图7b为第二鳍片处的剖视图。以所述第三介质层180为掩膜，采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述伪栅结构140，以暴露出所述第一鳍片110a和所述第二鳍片110b，便于去除所述第一鳍片110a的第二半导体层112和所述第二鳍片110b的第一半导体层111。
58.参考图8a和图8b，其中图8a是第一鳍片处的剖视图，图8b为第二鳍片处的剖视图。分别去除所述第一鳍片110a的第二半导体层112和所述第二鳍片110b的第一半导体层111，仅留下所述第一鳍片110a的第一半导体层111和所述第二鳍片110b的第二半导体层112。
59.参考图8c，图8c是沿伪栅结构延伸方向的剖视图。其余的第一半导体层111间隔分布于所述介电墙120一侧的侧壁上，剩余的第二半导体层112间隔分布于所述介电墙120另一侧的侧壁上，且所述第一半导体层111和所述第二半导体层112交替排列，呈非对称分布。所述第一半导体层111和所述第二半导体层112所在的器件类型不同，且所述第一半导体层111和所述第二半导体层112作为不同类型器件的沟道。
60.参考图9a，去除所述第一鳍片110a的第二半导体层112和所述第二鳍片110b的第一半导体层111之后，还包括：在所述伪栅结构130的相应位置处形成金属栅190，且所述金属栅190填满所述第一半导体层111之间以及所述第二半导体层112之间的空隙。
61.采用本技术实施例的半导体结构的形成方法，可以制作出不对称的forksheet结构，位于介电墙两侧的纳米片(即第一半导体层和第二半导体层)具有不同的材料和高度，能够满足不同器件对性能的不同要求，提高了forksheet器件的可调节性和匹配程度。
62.继续参照图9a，本技术实施例还提供一种半导体结构，包括：衬底100；介电墙120，位于所述衬底100表面；若干第一半导体层111，间隔分布于所述介电墙120一侧的侧壁上；若干第二半导体层112，间隔分布于所述介电墙120另一侧的侧壁上，且所述第一半导体层111和所述第二半导体层112交替排列。
63.在一些实施例中，底层的第一半导体层111位于所述衬底100的表面，顶层的第一半导体层111的表面与所述介电墙120的顶面共面，每层所述第二半导体层112均位于相邻第一半导体层111之间。
64.在一些实施例中，所述第一半导体层111的材料与所述衬底100的材料不同，所述第一半导体层111与所述第二半导体层112的材料不同，所述第二半导体层112与所述衬底100的材料可以相同，也可以不同。
65.在一些实施例中，所述衬底、所述第一半导体层和所述第二半导体层的材料包括硅、锗、锗化硅、碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟中的至少一种。
66.在一些实施例中，所述半导体结构还包括金属栅190，所述金属栅190覆盖所述第一半导体层111和所述第二半导体层112的表面和侧壁，且填满所述第一半导体层111之间以及所述第二半导体层112之间的空隙。所述金属栅190两侧的衬底中分别形成有源极210和漏极220。
67.若干所述第一半导体层111和若干所述第二半导体层112用于制作不同类型的器件。在一些实施例中，若干所述第一半导体层111用于制作p型的器件，若干所述第二半导体层112用于制作n型的器件；在另一些实施例中，若干所述第一半导体层111用于制作n型的器件，若干所述第二半导体层112用于制作p型的器件。
68.在一些实施例中，所述半导体结构还包括第一介质层、第二介质层、侧墙及第三介质层。
69.参考图9b和图9c，其中图9b是半导体结构在图9a中a-a处的剖视图，图9c是半导体结构在图9a中b-b处的剖视图。所述第一介质层160位于所述第一半导体层111两侧的衬底
100表面，且所述第一介质层160的表面与顶层的第一半导体层111的顶面共面；所述第二介质层170位于所述第二半导体层112两侧的衬底100表面，且所述第二介质层170的表面高于顶层第二半导体层112的表面。
70.侧墙150包括两部分，其中一部分位于所述第一半导体层111之间，且均紧贴所述第一介质层160的侧壁；其余的侧墙150分别位于所述第二半导体层112之间、底层第二介质层170与衬底100之间以及顶层第二介质层170表面，且紧贴所述第二介质层170的侧壁。
71.第三介质层180，位于所述第一介质层160和所述第二介质层170的表面，且所述第三介质层180的表面与所述金属栅190的顶面共面。
72.本技术实施例的半导体结构，用于forksheet器件，较现有的forksheet器件相比，本技术实施例的介电墙两侧具有不对称分布的纳米片，可以满足介电墙两侧的不同器件对性能的不同要求，提高了forksheet器件的可调节性和匹配程度。
73.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
74.应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
75.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
76.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
77.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。