具有与接触插塞侧表面接触的支撑图案的三维半导体装置的制作方法

1.本公开涉及一种半导体装置，并且更具体地，涉及一种具有与接触插塞的侧表面接触的支撑图案的三维(3d)半导体装置。


背景技术：

2.随着半导体装置的集成度的提高，互连件(interconnection)和接触插塞(contact plug)之间的节距和间隔大大减小。特别地，出现了对具有大的长宽比的细接触插塞(fine contact plug)进行垂直对准的技术问题。此外，由于执行了数次cmp(化学机械抛光)工艺，诸如形成凹面(dishing)之类的平面度问题会影响接触插塞之间的对准。


技术实现要素：

3.本公开的实施方式提供了一种包括减轻了凹面现象并提高了接触插塞之间的对准裕度的支撑图案的半导体装置。
4.本公开的实施方式提供了包括具有减轻了凹面现象并提高了接触插塞之间的对准裕度的支撑图案的半导体装置的各种系统。
5.本公开的实施方式提供了一种包括减轻了凹面现象并提高了接触插塞之间的对准裕度的支撑图案的半导体装置的制造方法。
6.根据本公开的实施方式的半导体装置可以包括：基板，基板具有单元区域和通孔区域；晶体管和逻辑互连件，晶体管和逻辑互连件设置在基板上；下部绝缘层，下部绝缘层覆盖晶体管和逻辑互连件；下部导电层，下部导电层在单元区域中位于下部绝缘层上；支撑图案，支撑图案在通孔区域中设置在下部绝缘层上；下部通孔插塞，下部通孔插塞在通孔区域中具有与支撑图案接触的侧表面和与逻辑互连件接触的底表面；字线层叠，字线层叠在单元区域中设置在下部导电层上；介电层层叠，介电层层叠在通孔区域中设置在支撑图案和下部绝缘层上；垂直沟道柱，垂直沟道柱在单元区域中穿透字线层叠以连接到下部导电层；以及上部通孔插塞，上部通孔插塞在通孔区域中穿透介电层层叠以与下部通孔插塞在垂直方向上对准。
7.根据本公开的实施方式的半导体装置可以包括逻辑器件层和层叠在逻辑器件层上的存储器件层。逻辑器件层可以包括：基板，基板具有单元区域和通孔区域；逻辑互连件，逻辑互连件设置在基板上；下部导电层，下部导电层在单元区域中设置在逻辑互连件上方；下部通孔插塞，下部通孔插塞在通孔区域中与逻辑互连件接触；以及支撑图案，支撑图案在通孔区域中与下部通孔插塞的侧表面接触。存储器件层可以包括：字线层叠，字线层叠在单元区域中设置在下部导电层上，该字线层叠包括交替层叠的第一绝缘层和字线；垂直沟道柱，垂直沟道柱在单元区域中在垂直方向上穿透字线层叠，以连接到下部导电层；介电层层叠，介电层层叠位于通孔区域中；上部外围接触插塞，上部外围接触插塞在通孔区域中垂直地穿透介电层层叠以与下部通孔插塞垂直对准。支撑图案的顶表面和下部通孔插塞的顶表面共面。下部通孔插塞在垂直方向上的高度大于支撑图案在垂直方向上的高度。
8.根据本公开的实施方式的半导体装置可以包括：基板，基板具有单元区域、延伸区域和通孔区域；晶体管和逻辑互连件，晶体管和逻辑互连件设置在基板上；下部导电层，下部导电层在单元区域和延伸区域中设置在逻辑互连件和晶体管上方；支撑图案和下部通孔插塞，支撑图案和下部通孔插塞在通孔区域中设置在下部绝缘层上；字线层叠，字线层叠在单元区域和延伸区域中设置在下部导电层上；垂直沟道柱，垂直沟道柱在单元区域中垂直地穿透字线层叠以连接到下部导电层；字线接触插塞，字线接触插塞在延伸区域中分别电连接到字线层叠的字线；介电层层叠，介电层层叠在通孔区域中设置在支撑图案、下部通孔插塞和下部绝缘层上；以及上部通孔插塞，上部通孔插塞垂直地穿透介电层层叠以与下部通孔插塞垂直对准。支撑图案的侧表面和下部通孔插塞的侧表面可以彼此接触。
附图说明
9.图1a是示出根据本公开的实施方式的三维(3d)半导体装置的示意性纵向截面图。
10.图1b是示出根据本公开的实施方式的图1a所示的3d半导体装置的下部通孔插塞、上部通孔插塞和支撑图案的对准的布局。
11.图1c是示出根据本公开的实施方式的3d半导体装置的支撑图案的排布的布局。
12.图1d是示出下部通孔插塞和上部通孔插塞未对准的纵向截面图。
13.图2a是示出根据本公开的实施方式的3d半导体装置的示意性纵向截面图。
14.图2b是示出下部通孔插塞、上部通孔插塞和支撑图案的对准的布局，并且图2c和图2d是示出根据本公开的实施方式的3d半导体装置的支撑图案的布局。
15.图2e是示出根据本公开的实施方式的3d半导体装置的下部通孔插塞、上部通孔插塞和支撑图案的对准的布局。
16.图3a至图3c是示意性地示出根据本公开的各个实施方式的3d半导体装置的纵向截面图。
17.图4a至图9c是示出根据本公开的实施方式的制造3d半导体装置的各个方法的图。
18.图10和图11是示出根据本公开的实施方式的存储器系统的配置的框图。
19.图12和图13是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
20.下面参照附图详细描述所公开技术的各个示例和实施方式。附图可能不一定按比例绘制，并且在某些情况下，附图中至少一些结构的比例可能被夸大，以便于清楚地示出所描述的示例或实施方式的特定特征。在附图或描述中以多层结构呈现具有两个或更多个层的特定示例时，如图所示的这些层的相对位置关系或排列这些层的顺序反映了针对所描述或示出的示例的特定实施方式，并且不同的相对位置关系或排列这些层的顺序是可能的。另外，所描述或示出的多层结构的示例可能不反映该特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或在基板“上”或“上方”时，第一层可以直接形成在第二层或基板上，然而，在其它的实施方式或示例中，也可以包括在第一层与第二层或基板之间存在一个或更多个其它中间层的多层结构。
21.图1a是示出根据本公开的实施方式的3d半导体装置的示意性纵向截面图。参照图
1a，根据本公开的实施方式的3d半导体装置100a可以包括逻辑器件层ld和层叠在逻辑器件层ld上的存储器件层md。3d半导体装置100a的逻辑器件层ld、存储器件层md和基板10可以被组织为单元区域ca、延伸区域ea和通孔区域va。
22.逻辑器件层ld可以包括设置在基板10上的逻辑电路组件11至13、下部绝缘层14、下部导电层15、支撑图案16和下部通孔插塞21。逻辑电路组件11至13可以包括mos晶体管11、逻辑互连件12和逻辑通孔插塞13。逻辑互连件12可以包括导体并且可以在水平方向上发送电信号。逻辑互连件12可以被形成并设置在多个导电层中。逻辑通孔插塞13可以包括导体并且可以在垂直方向上发送电信号。下部绝缘层14可以覆盖并围绕mos晶体管11、逻辑互连件12和逻辑通孔插塞13。下部绝缘层14可以包括诸如氧化硅的绝缘材料。
23.下部导电层15可以被设置在逻辑器件层ld的单元区域ca的上部处。例如，下部导电层15可以被掩埋在下部绝缘层14中。在俯视图中，下部导电层15可以具有占据大部分单元区域ca的板形形状。下部导电层15也可以设置在逻辑器件层ld的延伸区域ea上。下部导电层15可以是公共源极区。例如，下部导电层15可以包括掺杂有n型离子的多晶硅。在一个实施方式中，下部导电层15可以包括诸如钨(w)的金属、诸如硅化钛(tisi)的金属硅化物或诸如氮化钛(tin)的金属化合物中的至少一种。
24.支撑图案16可以具有与下部导电层15相同的材料和相同的垂直厚度。下部通孔插塞21可以包括诸如钨(w)的金属、诸如氮化钛的金属化合物和诸如掺杂有n型离子的多晶硅的导体中的至少一种。
25.下部通孔插塞21的侧表面可以与支撑图案16接触。因此，与支撑图案16接触的下部通孔插塞21可以电连接至支撑图案16。下部通孔插塞21的底表面可以与设置在顶层或最上层的一些逻辑互连件12接触。因此，下部通孔插塞21可以直接电连接到一些逻辑互连件12。支撑图案16的顶表面和下部通孔插塞21的顶表面可以是共面的。下部通孔插塞21可以具有比支撑图案16更大的垂直厚度或垂直高度。下部通孔插塞21的底表面可以位于比支撑图案16的底表面的水平更低的水平处。
26.存储器件层md可以包括字线层叠ws、介电层层叠(dielectric layer stack)ds、垂直沟道柱30、垂直沟道柱头(stud)40、字线接触插塞35、字线接触柱头45、导通孔插塞(through via plug)36、导通孔柱头46、上部通孔插塞(upper via plug)31和通孔柱头41。
27.字线层叠ws可以包括第一绝缘层25、25b和25t以及字线33。第一绝缘层25、25b和25t可以与字线33交替地层叠。字线层叠ws可以从单元区域ca延伸到延伸区域ea。
28.介电层层叠ds可以包括交替层叠的第一绝缘层25和第二绝缘层26。介电层层叠ds可以仅设置在通孔区域va中。
29.第一绝缘层25可以包括氧化硅。最下部的第一绝缘层25b可以使字线33和下部导电层15绝缘。中间第一绝缘层25可以使各个字线33绝缘。最上部的第一绝缘层25t可以使字线33和垂直沟道柱头40绝缘。
30.第二绝缘层26可以包括氮化硅。第二绝缘层26可以在垂直方向上分别与各条字线33设置在相同的水平处。
31.在延伸区域ea中，字线33可以形成阶梯(staircase)。中间绝缘层28可以覆盖阶梯字线33。中间绝缘层28可以包括与第一绝缘层25相同的材料。
32.垂直沟道柱30可以垂直地穿透字线层叠ws以将下部导电层15电连接到垂直沟道
柱头40。垂直沟道柱30的下端可以突出到下部导电层15中。垂直沟道柱30可以包括在中央处的芯绝缘层，围绕芯绝缘层的侧表面的沟道层以及围绕沟道层的存储器层。存储器层可以包括隧穿绝缘层、电荷储存层和阻挡绝缘层。芯绝缘层和隧穿绝缘层可以包括氧化硅，电荷存储层可以包括氮化硅或高k介电材料，并且阻挡绝缘层可以包括金属氧化物。在一个实施方式中，存储器层还可以包括在垂直沟道柱30和字线33之间的诸如氮化钛(tin)的屏障金属层。
33.字线接触插塞35在延伸区域ea中垂直地穿透中间绝缘层28，以分别与各条阶梯字线33的端部单独接触。导通孔插塞36可以在延伸区域ea中垂直地穿透中间绝缘层28以连接到下部导电层15。导通孔插塞36可以与字线接触插塞35电绝缘，而不与字线接触插塞35接触。导通孔插塞36可以不与字线33电连接，并且可以与字线33电绝缘。例如，导通孔插塞36可以不垂直地穿透字线33。也就是说，导通孔插塞36可以与字线33水平地间隔开。
34.上部通孔插塞31可以垂直地穿透介电层层叠ds以分别连接到通孔区域va中的各个下部通孔插塞21。也就是说，各个上部通孔插塞31可以分别与各个下部通孔插塞21垂直对准。
35.字线接触插塞35、导通孔插塞36和上部通孔插塞31可以包括诸如掺杂有n型离子的多晶硅、金属、金属硅化物或金属化合物的导体。
36.垂直沟道柱头40可以分别将各个垂直沟道柱30电连接到各个上部互连件(未示出)。字线接触柱头45可以将各个字线接触插塞35分别电连接至各个上部互连件。通孔柱头46可以将导通孔插塞36电连接到上部互连件。通孔柱头41可以将上部通孔插塞31电连接到上部互连件。垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41可以由可以被设置在最上部的层间绝缘层25t上的上部绝缘层29围绕。垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41可以包括诸如掺杂有n型离子的多晶硅、金属、金属硅化物或金属化合物的导体。上部绝缘层29可以包括诸如氧化硅的绝缘材料。
37.图1b是示出根据本公开的实施方式的图1a所示的3d半导体装置的下部通孔插塞、上部通孔插塞和支撑图案的对准的布局。在实施方式中，假设每一个下部通孔插塞21具有光滑的矩形截面，并且每个上部通孔插塞31具有圆形截面，以使得可以容易地理解本公开的技术构思。然而，在其它实施方式中，这样的结构可以具有不同的截面形状。例如，下部通孔插塞21可以具有圆形截面。在图1b中，下部通孔插塞21和上部通孔插塞31被认为对准良好。也就是说，假设上部通孔插塞31的下端完全与下部通孔插塞21的上表面交叠。参照图1b，每一个支撑图案16可以被设置为邻接(abut)每一个下部通孔插塞21的一个侧表面。如图1b所示，支撑图案16的长度可以大于下部通孔插塞21的一个侧边的长度。支撑图案16和下部通孔插塞21可以被设置为在垂直方向上彼此部分交叠。在它实施方式中，支撑图案16的长度可以短于下部通孔插塞21的一个侧边的长度。
38.图1c是示出根据本公开的实施方式的3d半导体装置的支撑图案的排列的布局。参照图1c，支撑图案16可以在行方向和列方向上以矩阵形式排布。支撑图案16可以具有矩形节段(segment)形状或正方形形状。也就是说，支撑图案16可以在行方向和列方向上彼此间隔开。
39.图1d是示出3d半导体装置中的下部通孔插塞与上部通孔插塞未对准的纵向截面图。参照图1d，即使下部通孔插塞21和上部通孔插塞31未对准，上部通孔插塞31也可以通过
导电的支撑图案16而保持与下部通孔插塞21电连接。也就是说，每个支撑图案16可以增加每个下部通孔插塞21和每个上部通孔插塞31之间的有效接触面积。因此，每个支撑图案16可以提高每个下部通孔插塞21和每个上部通孔插塞31之间的对准裕度(alignment margin)。因此，当下部通孔插塞21和上部通孔插塞31未对准时，支撑图案16可以减轻下部通孔插塞21与上部通孔插塞31之间的接触电阻的增大。
40.在图1a至1d中，支撑图案16仅设置在下部通孔插塞21的右侧，但是支撑图案16也可以设置在下部通孔插塞21的左侧。在其它实施方式中，支撑图案16可以设置在下部通孔插塞21的前侧、后侧或者前侧和后侧两者。
41.图2a是示出根据本公开的实施方式的3d半导体装置的示意性纵向截面图。参照图2a，与图1a所示的3d半导体装置100a相比，3d半导体装置100b可以包括设置在下部通孔插塞21的两侧的支撑图案16。图2a中的其它元件与图1a中的具有相同标号的元件基本相同。
42.图2b是示出下部通孔插塞、上部通孔插塞和支撑图案的对准的布局，并且图2c和图2d是示出根据本公开的实施方式的3d半导体装置100b的支撑图案的布局。
43.参照图2b，每一个支撑图案16可以具有节段形状，该节段形状的长边比下部通孔插塞21的对应侧边更长。每一个下部通孔插塞21可以设置在对应的一对的支撑图案16的中央处。例如，支撑图案16可以被相应的下部通孔插塞21划分为一对支撑图案16。
44.参照图2c，支撑图案16可以具有节段形状或正方形形状，并且可以以矩阵形式排布。进一步参照图2a和2b，下部通孔插塞21可以被设置为在行方向、列方向或者行方向和列方向二者上与支撑图案16的中间区域交叠。
45.参照图2d，一对支撑图案16可以被设置为与下部通孔插塞21的两个对应的侧壁接触。也就是说，图2c所示的每一个支撑图案16可以被划分为两个。下部通孔插塞21可以被设置在两个支撑图案16之间。下部通孔插塞21可以在垂直方向上与两个支撑图案16部分地交叠。成对的支撑图案16可以以矩阵形式排布。
46.图2e是示出根据本公开的实施方式的3d半导体装置的下部通孔插塞21、上部通孔插塞31和支撑图案16的对准的布局。参照图2e，每一个支撑图案16可以被设置为围绕每一个下部通孔插塞21的四个侧边。也就是说，支撑图案16在俯视图中可以具有框架状的形状。每一个下部通孔插塞21可以被设置为与每一个支撑图案16完全地垂直交叠。
47.在本文公开的实施方式中，支撑图案16可以补偿通孔区域va中的通孔的图案密度。另外，当在单元区域ca中形成下部导电层15时，可以同时并且以相同的材料形成通孔区域va中的一系列图案以形成支撑图案16，这可以减轻由通孔区域va中的通孔的图案密度产生的图案化负载效果(patterning loading effect)。
48.图3a至图3c是示意性地示出根据本公开的各个实施方式的3d半导体装置的纵向截面图。参照图3a至图3c，根据本公开的各个实施方式的3d半导体装置100c-100e中的每一个可以包括单元区域ca、延伸区域ea以及在单元区域ca和延伸区域ea之间的通孔区域va。在一个实施方式中，通孔区域va可以被设置在单元区域ca中。在一个实施方式中，通孔区域va可以被设置在延伸区域ea中。
49.参照图3a，将3d半导体装置100c与图1a所示的3d半导体装置100a进行比较，3d半导体装置100c可以在单元区域ca和延伸区域ea之间的通孔区域va中包括介电层层叠ds、下部通孔插塞21、支撑图案16、上部通孔插塞31和通孔柱头41。介电层层叠ds可以包括交替层
叠的第一绝缘层25和第三绝缘层27。第三绝缘层27可以包括与第一绝缘层25具有蚀刻选择性的绝缘材料。例如，第三绝缘层27可以包括与图1a的第二绝缘层26相同的材料。将参照图1a来理解未描述的元件。在图3a中，单元区域ca中的字线33和延伸区域ea中的字线33被示为是分离的，但是这些字线可以电连接和物理连接。
50.参照图3b，根据本公开的实施方式的3d半导体装置100d还可以包括在通孔区域va中水平地设置在第三绝缘层27之间的字线33。在俯视图或平面图中，第三绝缘层27可以具有围绕上部通孔插塞31的侧壁的环状形状。字线33可以围绕第三绝缘层27的侧表面。因此，字线33可以水平地彼此电连接和彼此物理连接。参照图1a和图3a将理解未描述的元件。
51.参照图3c，根据本公开的实施方式的3d半导体装置100e还可以在通孔区域va中包括围绕上部通孔插塞31的侧表面的间隙填充绝缘层38。上部通孔插塞31可以被设置为垂直地穿透间隙填充绝缘层38。间隙填充绝缘层38可以包括与中间绝缘层28相同的材料。参照图1a和图3a将理解未描述的元件。
52.参照图1b至图1d和图2b至2e所描述的实施方式的发明构思可以一般地应用于参照图3a至图3c所描述的3d半导体装置100c-100e。
53.图4a至图4i是示出根据本公开的实施方式的制造3d半导体装置的方法的图。参照图4a，制造3d半导体装置的方法可以包括在基板10上形成逻辑电路组件11至13、下部绝缘层14、下部导电层15和支撑图案16的步骤。
54.基板10可以包括半导体晶圆。例如，基板10可以包括硅晶圆、绝缘体上硅(soi)、外延生长的半导体层或各种其它半导体层之一。基板10可以包括单元区域ca、延伸区域ea和通孔区域va。
55.逻辑电路组件11至13可以包括mos晶体管11、逻辑互连件12和逻辑通孔插塞13。逻辑互连件12和逻辑通孔插塞13可以包括诸如金属的导体。可以执行沉积工艺以形成可以包括诸如氧化硅的绝缘材料的下部绝缘层14。
56.形成下部导电层15和支撑图案16的步骤可以包括在下部绝缘层14上形成掺杂有n型离子的多晶硅层。该方法还可以包括执行化学机械抛光(cmp)工艺以将下部导电层15、支撑图案16和下部绝缘层14的顶表面平坦化为共面的步骤。下部导电层15和支撑图案16可以用作cmp停止件(stopper)或cmp阻止件(resistor)。支撑图案16可以防止或减轻通孔区域va中的第一绝缘层14由于cmp工艺而形成凹面。下部导电层15可以在单元区域ca和延伸区域ea中被形成为板形形状。参照图1c，在布局或俯视图中，支撑图案16可以具有节段形状、条形形状和正方形形状中的一种，并且支撑图案16可以以矩阵形状排布。
57.参照图4b，该方法还可以包括形成下部通路孔(lower via hole)21h的步骤。下部通路孔21h可以选择性地暴露通孔区域va的逻辑互连件12的一部分的表面。支撑图案16可以与下部通路孔21h邻接。例如，可以去除支撑图案16的一部分。因此，支撑图案16的侧壁可以被暴露在下部通路孔21h的内侧壁上。
58.参照图4c，该方法还可以包括将导体填充在下部通路孔21h中以形成下部通孔插塞21的步骤。下部通孔插塞21可以包括掺杂有n型离子的多晶硅、金属、金属硅化物或金属化合物中的至少一种。在一个实施方式中，下部通孔插塞21可以包括钨(w)、铝(al)、钛(ti)、钽(ta)、镍(ni)、钴(co)、铜(cu)或其它过渡金属或难熔金属(refractory metal)中的至少一种。在一个实施方式中，下部通孔插塞21可以包括硅化钨(wsi)、硅化钛(tisi)、硅
化钽(tasi)、硅化镍(nisi)、硅化钴(cosi)或其它各种金属硅化物中的至少一种。在一个实施方式中，下部通孔插塞21可以包括氮化钨(wn)、氮化钛(tin)、氮化钽(tan)或其它各种金属氮化物中的一种。在一个实施方式中，下部通孔插塞21可以包括掺杂有n型离子的多晶硅。在一个实施方式中，屏障层可以形成在每个下部通孔插塞21与每个支撑图案16之间。屏障层可以包括金属硅化物层或金属氮化物层。该方法还可以包括执行cmp工艺以使下部通孔插塞21的顶表面平坦化。因此，下部通孔插塞21、下部导电层15、支撑图案16和下部绝缘层14的顶表面可以是共面的。在cmp工艺中，支撑图案16可以用作cmp停止件或cmp阻止件。也就是说，支撑图案16可以防止和减轻通孔区域va中的下部通孔插塞21和下部绝缘层14的顶表面由于cmp工艺而凹陷(形成凹面)。支撑图案16可以包括与下部导电层15相同的材料。支撑图案16可以具有与下部导电层15相同的垂直厚度。
59.参照图4d，该方法还可以包括在逻辑器件层ld上形成介电层层叠ds的步骤。形成介电层层叠ds的步骤可以包括交替层叠第一绝缘层25和第二绝缘层26的步骤。例如，第一绝缘层25可以包括氧化硅，并且第二绝缘层26可以包括氮化硅。层叠在介电层层叠ds的最下部和最下部上的第一绝缘层25b和25t可以被形成为比其它第一绝缘层25相对更厚。
60.参照图4e，该方法可以包括在延伸区域ea中对第一绝缘层25和第二绝缘层26进行图案化以形成阶梯的步骤。随后，在延伸区域ea中，可以去除第一绝缘层25、25b和25t以及第二绝缘层26，并且中间绝缘层28可以用于填充已经从中去除了第一绝缘层25、25b和25t以及第二绝缘层26的区域。中间绝缘层28可以包括与第一绝缘层25相同的材料。
61.参照图4f，该方法还可以包括在单元区域ca中形成垂直沟道柱30的步骤。垂直沟道柱30可以包括中央芯绝缘层、围绕芯绝缘层的沟道层、围绕沟道层的存储器层以及围绕存储器层的隧穿绝缘层。垂直沟道柱30可以电连接到下部导电层15。例如，垂直沟道柱30的下端可以突出到下部导电层15中。
62.参照图4g，该方法可以包括在单元区域ca和延伸区域ea中用导电字线33代替第二绝缘层26以形成字线层叠ws的步骤。例如，该方法可以包括以下步骤：执行湿式回拉工艺(wet pull-back process)以去除第二绝缘层26，以及执行沉积工艺以在从中去除了第二绝缘层26的空间中形成诸如硅或金属的导体。然而，在该步骤中，可以不去除通孔区域va中的第二绝缘层26。
63.参照图4h，该方法还可以包括在延伸区域ea中形成字线接触插塞35的步骤。字线接触插塞35可以分别与阶梯中的各条字线33的端部接触并连接。例如，形成字线接触插塞35的步骤可以包括以下步骤：形成垂直地穿透中间绝缘层28并暴露字线33的端部的上表面的接触孔，以及利用导电材料填充接触孔。
64.参照图4i，该方法还可以包括形成导通孔插塞36和上部接触插塞31的步骤。导通孔插塞36可以形成在延伸区域ea中。例如，形成导通孔插塞36的步骤可以包括以下步骤：在延伸区域ea中形成垂直地穿透中间绝缘层28并且暴露下导电层15的一部分的导通孔，以及利用导电材料填充导通孔。上部接触插塞31可以形成在通孔区域va中。形成上部接触插塞31的步骤可以包括以下步骤：在通孔区域va中形成垂直地穿透第一绝缘层25和第二绝缘层26并且暴露下部通孔插塞21的表面的上部通路孔，以及利用导电材料填充上部通路孔。
65.参照图1a，该方法可以包括依次形成上部绝缘层29、垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41的步骤。
66.上部绝缘层29可以包括氧化硅。垂直沟道柱头40可以垂直地穿透上部绝缘层29以分别与各个垂直沟道柱30接触和电连接。字线接触柱头45可以垂直地穿透上绝缘层29以分别与各个字线接触插塞35接触和电连接。导通孔柱头46可以垂直地穿透上部绝缘层29，以与导通孔插塞36接触和电连接。通孔柱头41可以垂直地穿透上部绝缘层29以分别与各个上部通孔插塞31接触和电连接。垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41可以包括掺杂有n型离子的多晶硅、金属、金属硅化物或金属化合物中的至少一种。
67.图5a至图5c是示出根据本公开的实施方式的制造3d半导体装置的方法的图。参照图5a，制造3d半导体装置的方法可以包括在基板10上形成逻辑电路组件11至13、下部绝缘层14、下部导电层15和支撑图案16的步骤。参照图2c，在布局或俯视图中，支撑图案16可以以矩阵形式排布。支撑图案16可以具有节段形状、条形形状和正方形形状中的一种。在一个实施方式中，参照图2e，每个支撑图案16可以围绕每个下部通孔插塞21的四个侧边。例如，每个支撑图案16可以形成每个下部通孔插塞21的框架并接触每个下部通孔插塞21的四个侧边。
68.参照图2c和图5b，该方法可以包括形成垂直地穿透支撑图案16以暴露逻辑互连件12的一部分的下部通路孔21h的步骤，下部通路孔21h可以具有正方形或矩形形状。支撑图案16可以被暴露在下部通路孔21h的至少两个内侧壁上。
69.参照图5c，该方法可以包括通过利用导体填充下部通路孔21h来形成下部通孔插塞21的步骤。每个下部通路孔21h的侧壁可以与每个支撑图案16接触。
70.该方法可以包括依次执行上文参照图4d至4i描述的工艺以制造图2a所示的3d半导体装置100b的其余元件。可以参照其它附图来理解未详细描述的元件。
71.图6是示出根据本公开的实施方式的制造3d半导体装置的方法的图。参照图6，根据本公开的实施方式的制造3d半导体装置的方法包括在基板10上形成逻辑电路组件11至13、下部绝缘层14、下部导电层15和支撑图案16的步骤。参照图2d，在布局或俯视图中，两个支撑图案16可以各自具有与下部通孔插塞21的两个侧壁中的一个接触的节段形状、条形形状或正方形形状之一。例如，一对支撑图案16可以被设置为与可以被设置在两个支撑图案16之间的一个下部通孔插塞21的两个对应的侧壁接触。下部通孔插塞21可以在垂直方向上与两个支撑图案16部分地交叠。可以参照其它附图来理解未详细描述的元件和工艺。
72.图7a至图7d是示出根据本公开的实施方式的制造3d半导体装置的方法的图。参照图7a，制造3d半导体装置的方法可以包括执行参照图4a至图4h描述的工艺以形成通路孔31h的步骤。通路孔31h可以在通孔区域va中垂直地穿透字线层叠ws以暴露下部通孔插塞21的表面。
73.参照图7b，该方法还可以包括通过通路孔31h去除字线层叠ws的字线33的步骤。例如，可以通过回拉工艺去除通孔区域va中的字线33。可以去除字线33以在第一绝缘层25之间形成空间s。
74.参照图7c，该方法还可以包括使用通路孔31h在空间s中形成第三绝缘层27的步骤。尽管未示出，但是第三绝缘层27也可以形成在通路孔31h的内壁上。
75.参照图7d，该方法可以包括在通路孔31h中形成上部通孔插塞31的步骤。
76.参照图3a，该方法还包括依次形成上部绝缘层29、垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41的步骤。可以参照其它附图来理解未详细描述的元件和工
艺。
77.在一个实施方式中，延伸区域ea中的导通孔插塞36可以与字线接触插塞35同时形成。在一个实施方式中，延伸区域ea中的导通孔插塞36可以与上部通孔插塞31同时形成。
78.图8a和图8b是示出根据本公开的实施方式的制造3d半导体装置的方法的图。参照图8a，制造3d半导体装置的方法可以包括以下步骤：执行参照图4a至图4h和图7a描述的工艺以通过通路孔31h部分地去除字线33，从而在单元区域ca和延伸区域ea之间的通孔区域va中形成空间s。例如，字线33的一部分可以保留在通路孔31h之间。
79.参照图8b，该方法还可以包括通过通路孔31h在空间s中形成第三绝缘层27的步骤。
80.参照图3b，该方法还可以包括依次形成上部绝缘层29、垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41的步骤。可以参照其它附图来理解未详细描述的元件和工艺。
81.图9a至图9c是示出根据本公开的实施方式的制造3d半导体装置的方法的图。
82.参照图9a，制造3d半导体装置的方法可以包括以下步骤：执行参照图4a至4h描述的工艺，去除字线层叠ws，以及在通孔区域va中利用间隙填充绝缘层38填充从中去除了字线层叠ws的空间。
83.参照图9b，该方法还可以包括形成垂直地穿透间隙填充绝缘层38以暴露下部通孔插塞21的表面的通路孔31h的步骤。
84.参照图9c，该方法还可以包括形成填充通路孔31h的上部通孔插塞31的步骤。
85.参照图3c，该方法还可以包括依次形成上部绝缘层29、垂直沟道柱头40、字线接触柱头45、导通孔柱头46和通孔柱头41的步骤。可以参照其它附图来理解未详细描述的元件和工艺。
86.图10是示出根据本公开的实施方式的存储器系统的配置的框图。参照图10，存储器系统1000可以包括存储器装置1200和控制器1100。存储器装置1200可以用于存储具有诸如文本、图形和软件代码的各种数据形式的数据信息。存储器装置1200可以是非易失性存储器。此外，存储器装置1200可以包括图1a、图2a以及图3a至图3c所示的3d半导体装置100a-100e中的至少一个。控制器1100可以联接至主机host和存储器装置1200。控制器1100可以响应于来自主机host的请求来访问存储器装置1200。例如，控制器1100可以控制存储器装置1200的读取、写入、擦除和后台操作。控制器可以包括随机存取存储器(ram)1110、中央处理单元(cpu)1120、主机接口1130、纠错码(ecc)电路1140和存储器接口1150中的至少一个。ram 1110可以用作cpu 1120的操作存储器、存储器装置1200与主机host之间的高速缓存存储器和存储器装置1200与主机host之间的缓冲存储器等。作为参考，可以将ram 1110替换为静态随机存取存储器(sram)或只读存储器(rom)等。cpu 1120可以控制控制器1100的整体操作。例如，cpu 1120可以操作存储在ram1110中的诸如闪存转换层(ftl)之类的固件。主机接口1130可以与主机host进行对接。例如，控制器1100可以通过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci express(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小接口(scsi)协议、增强型小磁盘接口(esdi)协议、集成驱动电子设备(ide)协议和专用协议等的各种接口协议中的至少一种与主机host进行通信。ecc电路1140可以使用纠错码(ecc)来检测和纠正从存储
器装置1200读取的数据中的错误。存储器接口1150可以与存储器装置1200进行对接。例如，存储器接口1150可以包括nand接口或nor接口。例如，控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储要从主机接口1130传送到外部装置的数据或要从存储器接口1150传送到存储器装置1200的数据。另外，控制器1100还可以包括存储用于与主机host进行对接的代码数据的rom。由于根据本实施方式的存储器系统1000可以包括由于本公开的实施方式而具有提高的集成度和特性的存储器装置1200，所以存储器系统1000的集成度和特性也可以得到提高。
87.图11是示出根据本公开的实施方式的存储器系统的配置的框图。在下文中，如果被认为是冗余的，则重复的说明将被省略。参照图11，根据实施方式的存储器系统1000’可以包括存储器装置1200’和控制器1100。此外，控制器1100可以包括ram1110、cpu 1120、主机接口1130、ecc电路1140和存储器接口1150等。存储器装置1200’可以包括非易失性存储器。此外，存储器件1200’可以具有图1a、图2a以及图3a至图3c所示的3d半导体装置100a-100e。另外，存储器装置1200’可以包括具有多个存储器芯片的多芯片封装。多个存储器装置被分为多个组。多个组可以通过第一信道ch1至第k信道chk(其中，k是整数)与控制器1100进行通信。每组的存储器芯片通过公共信道与控制器1100进行通信。作为参考，存储器系统1000’可以被修改以使得每个单个存储芯片联接到对应的单个信道。如上所述，由于根据本实施方式的存储器系统1000’可以包括由于本公开的实施方式而具有提高的集成度和特性的存储器装置1200’，因此存储器系统1000’的集成度和特性也可以得到提高。特别地，存储器装置1200’可以包括多芯片封装，从而可以提高其数据储存容量和操作速度。
88.图12是示出根据本公开的实施方式的计算系统的配置的框图。在下文中，如果被认为是冗余的，则重复的说明将被省略。参照图12，根根据本公开的实施方式的计算系统2000可以包括存储器装置2100、cpu 2200、ram 2300、用户接口2400、电源2500和系统总线2600等。存储器装置2100存储经由用户接口2400提供的数据，由cpu 2200处理的数据等。此外，存储器装置2100可以通过系统总线2600电联接到cpu 2200、ram 2300、用户接口2400和电源2500等。例如，存储器装置2100可以通过控制器(未示出)连接到系统总线2600，或者可以直接连接到系统总线2600。在存储器装置2100直接联接到系统总线2600的情况下，控制器的功能可以由cpu2200、ram 2300等执行。存储器装置2100可以包括非易失性存储器。存储器装置2100可以包括图1a、图2a以及图3a至图3c中所示的3d半导体装置100a-100e中的至少一个。此外，存储装置2100可以包括参照图11描述的包括多个存储器芯片的多芯片封装。计算系统2000可以包括以下各项中的一项：计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(pmp)、便携式游戏装置、导航装置、黑匣子、数码相机、3d电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送和接收信息的装置、组成家庭网络、计算机网络或远程信息处理网络的各种电子装置之一、或rfid装置。如上所述，由于根据本实施方式的计算系统2000包括由于本公开的实施方式而具有提高的集成度和特性的存储器装置2100，因此，计算系统2000的特性也可以得到提高。
89.图13是示出根据本公开的实施方式的计算系统的框图。参照图13，根据本公开的实施方式的计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300和转换层
3400等的软件层。此外，计算系统3000可以包括诸如存储器装置3500的硬件层。操作系统3200可以管理计算系统3000的软件资源和硬件资源等，并且可以控制cpu的程序执行。应用3100可以是在计算系统3000中执行的各种应用程序，并且可以是由操作系统3200执行的实用程序。文件系统3300可以是指用于控制存在于计算系统3000中的数据、文件等的逻辑结构，并且可以根据给定规则来组织要存储在存储器装置3500等中的文件或数据。文件系统3300可以根据在计算系统3000中使用的操作系统3200来确定。例如，如果操作系统3200是微软的windows系统，则文件系统3300可以是文件分配表(fat)或nt文件系统(ntfs)等。如果操作系统3200是unix/linux系统，则文件系统3300可以是扩展文件系统(ext)、unix文件系统(ufs)或日志文件系统(jfs)等。尽管操作系统3200、应用3100和文件系统3300在附图中由分开的块表示，但是应用3100和文件系统3300可以被包括在操作系统3200中。响应于来自文件系统3300的请求，转换层3400可以将地址转换为针对存储器装置3500的合适的形式。例如，转换层3400可以将由文件系统3300产生的逻辑地址转换为存储器装置3500的物理地址。可以将逻辑地址和物理地址的映射信息存储在地址转换表中。例如，转换层3400可以是闪存转换层(ftl)或通用闪存储存链路层(ull)等。存储器装置3500可以是非易失性存储器。此外，存储器装置3500可以包括图1a、图2a及图3a至图3c中所示出的3d半导体装置100a到100e中的至少一个。如上所述，由于根据本实施方式的计算系统3000可以包括由于本公开的实施方式而具有提高的集成度和特性的存储器装置3500，因此，计算系统3000的特性也可以得到提高。
90.根据本公开的实施方式，可以提高半导体装置的性能，因为支撑图案可以防止在cmp工艺中出现的形成凹面的现象并且可以增大接触插塞的对准裕度。
91.虽然本公开包含许多细节，但是这些细节不应被解释为对本教导的范围或可以要求保护的内容的范围的限制，而是被解释为对可能特定于本教导的特定实施方式的特征的描述。在本专利文件中在单独的实施方式的上下文中描述的特定特征也可以在单个实施方式中组合地实现。相反地，在单个实施方式的上下文中描述的各个特征也可以分开地在多个实施方式中或以任何合适的子组合来实现。此外，尽管上文可能将特征描述为以特定组合起作用并且甚至最初如此要求保护，但在某些情况下，要求保护的组合中的一个或更多个特征可以从该组合中删除，并且所要求保护的组合可以涉及子组合或子组合的变型。
92.类似地，虽然在附图中以特定顺序描绘了操作，但是这不应当被理解为要求以所示的特定顺序或以相继次序执行这些操作，或者执行所有示出的操作，以实现期望的结果。此外，在本专利文件中描述的实施方式中的各种系统部件的分离不应被理解为在所有实施方式中都要求这样的分离。仅描述了几个实施方式和示例。可以基于在本专利文件中描述和示出的内容来做出其它实施方式、增强和变型。
93.相关申请的交叉引用
94.本技术要求于2020年10月19日提交的韩国专利申请no.10-2020-0134946的优先权，其全部公开内容通过引用并入本文。