半导体器件和包括其的电子系统的制作方法

半导体器件和包括其的电子系统
1.相关申请的交叉引用
2.通过引用将于2020年10月12日在韩国知识产权局提交的标题为“半导体器件和包括其的电子系统”(semiconductor device and electronic system including the same)的韩国专利申请no.10-2020-0131406的全部内容合并于本文中。
技术领域
3.实施例涉及半导体器件和包括该半导体器件的电子系统。


背景技术：

4.能够存储大量数据的半导体器件可以用作电子系统的一部分。


技术实现要素：

5.实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：基板，所述基板包括单元阵列区域和连接区域；堆叠件，所述堆叠件包括垂直地堆叠在所述基板上的多个电极；源极导电图案，所述源极导电图案在所述单元阵列区域上位于所述基板与所述堆叠件之间；虚设绝缘图案，所述虚设绝缘图案在所述连接区域上位于所述基板与所述堆叠件之间；导电支撑图案，所述导电支撑图案位于所述堆叠件与所述源极导电图案之间以及所述堆叠件与所述虚设绝缘图案之间；多个第一垂直结构，所述多个第一垂直结构位于所述单元阵列区域上并穿透所述堆叠件、所述导电支撑图案和所述源极导电图案；以及多个第二垂直结构，所述多个第二垂直结构位于所述连接区域上并穿透所述堆叠件、所述导电支撑图案和所述虚设绝缘图案。
6.实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：半导体基板；外围电路结构，所述外围电路结构包括集成在所述半导体基板上的外围电路；半导体层，所述半导体层位于所述外围电路结构上，并包括单元阵列区域和连接区域；堆叠件，所述堆叠件包括垂直地堆叠在所述半导体层上以在所述连接区域上形成阶梯结构的多个电极；平坦化绝缘层，所述平坦化绝缘层覆盖所述堆叠件；源极导电图案，所述源极导电图案在所述单元阵列区域上位于所述基板与所述堆叠件之间；虚设绝缘图案，所述虚设绝缘图案在所述连接区域上位于所述基板与所述堆叠件之间；导电支撑图案，所述导电支撑图案位于所述堆叠件与所述源极导电图案之间以及所述堆叠件与所述虚设绝缘图案之间；多个第一垂直结构，所述多个第一垂直结构位于所述单元阵列区域上并穿透所述堆叠件、所述导电支撑图案和所述源极导电图案，每个所述第一垂直结构包括第一垂直半导体图案和第一数据存储图案，所述第一垂直半导体图案的侧表面与所述源极导电图案部分地接触，所述第一数据存储图案位于所述源极导电图案上并包围所述第一垂直半导体图案的所述侧表面的一部分；多个第二垂直结构，所述多个第二垂直结构位于所述连接区域上并穿透所述堆叠件、所述导电支撑图案和所述虚设绝缘图案，每个所述第二垂直结构包括第二垂直半导体图案和第二数据存储图案，所述第二垂直半导体图案与所述虚设绝缘图案间隔开，所述第二数
据存储图案共形地覆盖所述第二垂直半导体图案的侧表面和底表面；第一分隔结构，所述第一分隔结构位于所述单元阵列区域上，在平行于所述半导体基板的上表面的第一方向上延伸并且穿透所述堆叠件、所述导电支撑图案和所述源极导电图案；以及第二分隔结构，第二分隔结构位于所述连接区域上，与所述导电支撑图案的顶表面接触，在所述第一方向上延伸并穿透所述堆叠件。
7.实施例可以通过提供一种电子系统来实现，所述电子系统包括半导体器件和控制器，所述半导体器件包括：基板，所述基板包括单元阵列区域和连接区域；堆叠件，所述堆叠件包括垂直地堆叠在所述基板上的多个电极；源极导电图案，所述源极导电图案在所述单元阵列区域上位于所述基板与所述堆叠件之间；虚设绝缘图案，所述虚设绝缘图案在所述连接区域上位于所述基板与所述堆叠件之间；导电支撑图案，所述导电支撑图位于所述堆叠件与所述源极导电图案之间以及所述堆叠件与所述虚设绝缘图案之间；多个第一垂直结构，所述多个第一垂直结构位于所述单元阵列区域上并穿透所述堆叠件、所述导电支撑图案和所述源极导电图案；多个第二垂直结构，所述多个第二垂直结构位于所述连接区域上并穿透所述堆叠件、所述导电支撑图案和所述虚设绝缘图案；以及输入/输出焊盘，所述输入/输出焊盘电连接到外围电路，所述控制器通过所述输入/输出焊盘电连接到所述半导体器件，并被配置为控制所述半导体器件。
附图说明
8.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将是明显的，其中：
9.图1是根据实施例的包括半导体器件的电子系统的视图。
10.图2是根据实施例的包括半导体器件的电子系统的透视图。
11.图3和图4是根据实施例的半导体封装件的截面图。
12.图5是根据实施例的半导体器件的俯视图。
13.图6a是根据实施例的半导体器件的沿图5的线a-a'和线b-b'截取的截面图。
14.图6b是根据实施例的半导体器件的沿图5的线c-c'截取的截面图。
15.图7a是图6a的部分p1的放大截面图，图7b是图6a的部分p2的放大截面图。
16.图8是图6a的部分p3的放大截面图。
17.图9是根据实施例的半导体器件的沿图5的线a-a'和线b-b'截取的截面图。
18.图10a至图17a是根据实施例的制造半导体器件的方法中的各阶段的沿图5的线a-a'和线b-b'截取的截面图。
19.图10b至图17b是根据实施例的制造半导体器件的方法中的各阶段的沿图5的线c-c'截取的截面图。
20.图18是根据实施例的半导体器件的截面图。
具体实施方式
21.图1是根据实施例的包括半导体器件的电子系统的视图。
22.参考图1，根据实施例的电子系统1000可以包括彼此电连接的半导体器件1100和控制器1200。电子系统1000可以是包括一个或更多个半导体器件1100的存储设备，或者可
以是包括存储器件的电子设备。在实施方式中，电子系统1000可以是在其中设置有至少一个半导体器件1100的固态硬盘(ssd)设备、通用串行总线(usb)设备、计算系统、医疗系统或通信系统。
23.半导体器件1100可以是非易失性存储器件(例如，nand闪存器件)。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在实施方式中，第一结构1100f可以在第二结构1100s旁边。第一结构1100f可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以包括存储单元结构，该存储单元结构包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及在位线bl与公共源极线csl之间的存储单元串cstr。
24.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。根据实施例，下晶体管lt1和lt2的数目以及上晶体管ut1和ut2的数目可以不同地改变。
25.在实施方式中，上晶体管ut1和ut2可以包括至少一个串选择晶体管，而下晶体管lt1和lt2可以包括至少一个接地选择晶体管。栅极下线ll1和ll2可以分别用作下晶体管lt1和lt2的栅电极。字线wl可以分别用作存储单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别用作上晶体管ut1和ut2的栅电极。
26.在实施方式中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut1中的至少一个可以用于执行擦除操作，其中栅致漏极泄漏(gidl)现象用于擦除存储在存储单元晶体管mct中的数据。
27.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f延伸到第二结构1100s中的第一连接线1115电连接到译码器电路1110。位线bl可以通过从第一结构1100f延伸到第二结构1100s中的第二连接线1125电连接到页面缓冲器1120。
28.在第一结构1100f中，译码器电路1110和页面缓冲器1120可被配置为控制通过选择存储单元晶体管对至少一个存储单元晶体管mct执行的控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过位于第一结构1100f中并且延伸到第二结构1100s中的输入/输出连接线1135电连接到逻辑电路1130。
29.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在实施方式中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制半导体器件1100。
30.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于特定的固件进行操作，并且可以控制nand控制器1220访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口1221。nand接口1221可用于发送和接收用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管mct中或从半导体器件1100的存储单元晶体管mct读取的数据等。主机接口1230可以被配置为允许电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收到控制
命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
31.图2是根据实施例的包括半导体器件的电子系统的透视图。
32.参考图2，根据实施例的电子系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、至少一个半导体封装件2003和动态随机存取存储器(dram)2004。半导体封装件2003和dram 2004可以通过形成在主基板2001中的互连图案2005连接到控制器2002并且彼此连接。
33.主基板2001可以包括连接器2006，连接器2006包括耦合到外部主机的多个引脚。在连接器2006中，引脚的数目和布置可以取决于电子系统2000与外部主机之间的通信接口。在实施方式中，电子系统2000可以根据诸如通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)、通用闪存(ufs)m-phy等的接口之一与外部主机通信。在实施方式中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括对从外部主机供应到控制器2002和半导体封装件2003的电力进行分配的电源管理集成电路(pmic)。
34.控制器2002可以被配置为控制对半导体封装件2003的写入或读取操作，并帮助提高电子系统2000的运行速度。
35.dram 2004可以是缓冲存储器，缓冲存储器减轻了由用作数据存储器件的半导体封装件2003与外部主机之间的速度差异引起的技术困难。在实施方式中，电子系统2000中的dram 2004可以用作高速缓冲存储器，并且可以提供存储空间以在对半导体封装件2003的控制操作期间临时存储数据。在电子系统2000包括dram 2004的情况下，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
36.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、位于半导体芯片2200的各个底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及位于封装基板2100上的覆盖半导体芯片2200和连接结构2400的模制层2500。
37.封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠件3210和垂直结构3220。根据实施例，每个半导体芯片2200可以包括半导体器件，下面将对其进行描述。
38.在实施方式中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以以接合线的方式彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在实施方式中，第一半导体封装件2003a和第二半导体封装件2003b中的每个中的半导体芯片2200可以通过包括贯穿硅通路(tsv)的连接结构彼此电连接，而不是通过以接合线的形式提供的连接结构2400彼此电连接。
39.在实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在实施方式中，控制器2002和半导体芯片2200可以安装在与主基板2001独立地制备的单独的内
置基板(interposer substrate)上，并且可以通过设置在内置基板中的互连线彼此连接。
40.图3和图4是根据实施例的半导体封装件的截面图。图3和图4是沿着图2的线i-i'截取的截面图，并示出了图2的半导体封装件的两个不同示例。
41.参考图3，在半导体封装件2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体部分2120、位于封装基板主体部分2120的顶表面上的封装上焊盘2130(例如，图2的2130)、位于封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下焊盘2125、位于封装基板主体部分2120中的用于将封装上焊盘2130电连接到下焊盘2125的内部线2135。封装上焊盘2130可以电连接到连接结构2400。如图2所示，下焊盘2125可以通过导电连接部分2800连接到电子系统2000的主基板2001中的互连图案2005。
42.每个半导体芯片2200可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中设置有外围线3110的外围电路区域。第二结构3200可以包括源极结构3205、位于源极结构3205上的堆叠件3210、穿透堆叠件3210的垂直结构3220和分隔结构、电连接到垂直结构3220的位线3240以及电连接到堆叠件3210的字线wl(例如，图1的字线wl)的单元接触插塞3235。第一结构3100和第二结构3200以及半导体芯片2200均还可以包括下面将描述的分隔结构。
43.每个半导体芯片2200可以包括穿透线3245，穿透线3245电连接到第一结构3100的外围线3110并且(例如，纵向的)延伸到第二结构3200中。穿透线3245可以在堆叠件3210的外部。在实施方式中，穿透线3245还可以穿透堆叠件3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围线3110的输入/输出焊盘2210(例如，参见图2)。
44.参考图4，在半导体封装件2003a中，每个半导体芯片2200a可以包括半导体衬底4010、位于半导体衬底4010上的第一结构4100以及位于第一结构4100上并以晶片接合方式与第一结构4100接合的第二结构4200。
45.第一结构4100可以包括其中设置有外围线4110和第一结点结构4150的外围电路区域。第二结构4200可以包括：源极结构4205；位于源极结构4205与第一结构4100之间的堆叠件4210；穿透堆叠件4210的垂直结构4220和分隔结构；以及分别电连接到堆叠件4210的垂直结构4220和字线wl(例如，图1的字线wl)的第二结点结构4250。在实施方式中，第二结点结构4250可以通过电连接到垂直结构4220的位线4240和电连接到字线wl(例如，图1的字线wl)的单元接触插塞4235，来分别电连接到垂直结构4220和字线wl(例如，图1的字线wl)。第一结构4100的第一结点结构4150可以与第二结构4200的第二结点结构4250接触并耦合。第一结点结构4150和第二结点结构4250的耦合部分可以由例如铜(cu)形成或包括例如铜(cu)。
46.第一结构4100和第二结构4200以及半导体芯片2200a中的每一个还可以包括源极结构，如将在下面参考实施例描述的。每个半导体芯片2200a还可以包括电连接到第一结构4100的外围线4110的输入/输出焊盘2210(例如，图2的输入/输出焊盘2210)。
47.图3的半导体芯片2200或图4的半导体芯片2200a可以通过以接合线的形式设置的连接结构2400彼此电连接。在实施方式中，以与图3的半导体芯片2200或图4的半导体芯片2200a相同的半导体封装件形式提供的半导体芯片可以通过包括贯穿硅通路(tsv)的连接结构彼此电连接。
48.图3的第一结构3100或图4的第一结构4100可以与下面描述的实施例中的外围电路结构相对应，并且图3的第二结构3200或图4的第二结构4200可以与下面将描述的实施例中的单元阵列结构相对应。
49.图5是根据实施例的半导体器件的俯视图。图6a和图6b是根据实施例的半导体器件的截面图。图6a是沿着图5的线a-a'和线b-b'截取的截面图。图6b是沿着图5的线c-c'截取的截面图。
50.图7a是图6a的部分p1的放大截面图，图7b是图6a的部分p2的放大截面图。图8是图6a的部分p3的放大截面图。
51.参考图5、图6a和图6b，根据实施例的半导体器件可以包括外围电路结构ps和位于外围电路结构ps上的单元阵列结构cs。
52.外围电路结构ps可以包括集成在半导体基板10的顶表面上的外围电路ptr和可以覆盖外围电路ptr的下绝缘层50。
53.半导体基板10可以包括单元阵列区域car以及第一连接区域cnr1和第二连接区域cnr2。第一连接区域cnr1可以在第一方向d1上位于单元阵列区域car与第二连接区域cnr2之间。半导体基板10可以是硅基板。
54.外围电路ptr可以包括行译码器和列译码器、页面缓冲器、控制电路等。在实施方式中，外围电路ptr可以包括nmos和pmos晶体管。外围电路互连线可以通过外围接触插塞pcp电连接到外围电路ptr。
55.下绝缘层50可以位于半导体基板10的顶表面上。下绝缘层50可以位于半导体基板10上并且可以覆盖外围电路ptr、外围接触插塞pcp和外围电路互连线plp。外围接触插塞pcp和外围电路互连线plp可以电连接到外围电路ptr。
56.下绝缘层50可以包括多个垂直堆叠的绝缘层。在实施方式中，下绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层。在实施方式中，下绝缘层50可以包括第一下绝缘层51、第二下绝缘层55以及位于第一下绝缘层51与第二下绝缘层55之间的蚀刻停止层53。蚀刻停止层53可以是由与第一下绝缘层51和第二下绝缘层55不同的绝缘材料形成或包括与第一下绝缘层51和第二下绝缘层55不同的绝缘材料，并且可以覆盖最顶部的外围电路互连线plp的顶表面。如本文所用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b或a和b。
57.单元阵列结构cs可以位于下绝缘层50上。单元阵列结构cs可以包括半导体层100、源极结构cst、虚设绝缘图案101p、103p和105p、堆叠件st、第一垂直结构vs1和第二垂直结构vs2、单元接触插塞cplg、穿透插塞tp1、tp2和tp3、位线bl以及导线cl。在实施方式中，图1中所示的单元串cstr可以集成在半导体层100上。堆叠件st和第一垂直结构vs1可以构成图1的单元串cstr。
58.在实施方式中，半导体层100可以位于下绝缘层50的顶表面(例如，在第三方向d3上背对半导体基板10的表面)上。半导体层100可以由半导体材料、绝缘材料或导电材料形成。半导体层100可以由第一导电类型(例如，n型)的掺杂半导体材料或者未掺杂或本征半导体材料形成或包括第一导电类型(例如，n型)的掺杂半导体材料或者未掺杂或本征半导体材料。半导体层100可以形成为具有单晶、多晶或非晶结构。
59.源极结构cst可以包括源极导电图案sc和位于源极导电图案sc上的导电支撑图案
sp。源极结构cst可以平行于半导体层100的顶表面，并且可以在平行于堆叠件st的方向上或在第一方向d1上在单元阵列区域car上延伸。
60.在单元阵列区域car中，源极导电图案sc可以位于半导体层100与堆叠件st之间。在单元阵列区域car中，源极导电图案sc可以具有第一开口op1。第一开口op1可以彼此间隔开并且可以为圆形或条形。源极导电图案sc可以由掺杂有掺杂剂(例如，磷(p)或砷(as))的半导体材料形成以具有第一导电类型。在实施方式中，源极导电图案sc可以由掺杂有n型掺杂剂的多晶硅层形成。
61.在实施方式中，在第一连接区域cnr1上，虚设绝缘图案101p、103p和105p可以位于半导体层100与堆叠件st之间。虚设绝缘图案101p、103p和105p可以与源极导电图案sc处于大致相同的水平高度(例如，在第三方向d3上距半导体基板10的距离大致相同)。
62.在第一连接区域cnrl上，虚设绝缘图案101p、103p和105p可以具有第二开口op2。第二开口op2可以彼此间隔开并且可以为条形或线形。在实施方式中，第二开口op2可以具有在第一方向d1上(例如，纵向地)延伸的线形，并且第二开口op2在第一方向d1上的长度可以根据位置而变化。
63.虚设绝缘图案101p、103p和105p可以包括顺序堆叠的第一虚设绝缘图案101p、第二虚设绝缘图案103p和第三虚设绝缘图案105p。第二虚设绝缘图案103p可以由与第一虚设绝缘图案101p和第三虚设绝缘图案105p不同的绝缘材料形成或包括与第一虚设绝缘图案101p和第三虚设绝缘图案105p不同的绝缘材料。第二绝缘图案103p可以比第一绝缘图案101p和第二绝缘图案105p厚(例如，在第三方向d3上)。第一虚设绝缘图案101p、第二虚设绝缘图案103p和第三虚设绝缘图案105p均可以由氧化硅、氮化硅、氮氧化硅、碳化硅或硅锗形成或包括氧化硅、氮化硅、氧氮化硅、碳化硅或硅锗。
64.导电支撑图案sp可以覆盖单元阵列区域car上的源极导电图案sc的顶表面，并且可以覆盖第一连接区域cnr1上的虚设绝缘图案101p、103p和105p的顶表面。导电支撑图案sp可以由第一导电类型(例如，n型)的掺杂半导体材料或者未掺杂或本征半导体材料形成，或包括第一导电类型(例如，n型)的掺杂半导体材料或者未掺杂或本征半导体材料。
65.在单元阵列区域car上，导电支撑图案sp的一部分可以穿透源极导电图案sc，并且可以与半导体层100接触(例如，直接接触)。在第一连接区域cnr1上，导电支撑图案sp的一部分可以穿透虚设绝缘图案101p、103p和105p，并且可以与半导体层100接触(例如，直接接触)。在实施方式中，导电支撑图案sp可以包括填充源极导电图案sc的第一开口op1的第一部分和填充虚设绝缘图案101p、103p和105p的第二开口op2的第二部分。导电支撑图案sp可以在第一开口op1中覆盖源极导电图案sc的侧表面，并且可以在第二开口op2中覆盖虚设绝缘图案101p、103p和105p的侧表面。导电支撑图案sp可以在第一开口op1和第二开口op2中具有向下凹陷的顶表面。
66.掩埋绝缘图案110可以在第二连接区域cnr2上覆盖半导体层100的侧表面和源极结构cst的侧表面。掩埋绝缘图案110可以与下绝缘层50接触，并且可以具有与源极结构cst的顶表面基本共面的顶表面。
67.在第一连接区域cnr1上，绝缘穿透层111可以穿透源极结构cst和半导体层100。绝缘穿透层111可以与下绝缘层50接触(例如，直接接触)，并且可以具有与源极结构cst的顶表面基本共面的顶表面。
68.堆叠件st可以位于源极结构cst上。堆叠件st可以在第一方向d1上从单元阵列区域car延伸到第一连接区域cnr1，并且可以在第一连接区域cnr1上具有阶梯结构。
69.堆叠件st可以包括在第三方向d3(例如，垂直方向)上交替堆叠的电极ge和绝缘层ild。在实施方式中，第三方向d3可以垂直于彼此交叉的第一方向d1和第二方向d2。电极ge可以由例如掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)或过渡金属(例如，钛、钽等)形成或包括例如掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)或过渡金属(例如，钛、钽等)。绝缘层ild可以包括氧化硅层或低k介电层。在实施方式中，半导体器件可以是垂直型nand闪存器件，并且在这种情况下，堆叠件st的电极ge可以用作参考图1描述的栅极下线ll1和ll2、字线wl以及栅极上线ul1和ul2。
70.每个电极ge可以包括位于第一连接区域cnr1上的焊盘部分。在实施方式中，在堆叠件st的电极ge之中，偶数或奇数电极ge的焊盘部分可以沿着第一方向d1设置，并且单元接触插塞cplg可以分别耦合到偶数电极ge的焊盘部分。在实施方式中，在堆叠件st的电极ge之中，第4n电极ge的焊盘部分可以沿着第一方向d1设置，其中n是正整数。第(4n-1)、第(4n-2)和第(4n-3)电极ge的侧表面可以与第4n电极ge的侧表面对准。单元接触插塞cplg可以耦合到第4n电极ge的焊盘部分。在实施方式中，电极ge的焊盘部分可以在水平方向和垂直方向上都位于彼此不同的位置。
71.参考图7a和图7b，水平绝缘图案hp可以共形地覆盖每个电极ge的与第一垂直结构vs1和第二垂直结构vs2相邻的侧表面以及每个电极ge的顶表面和底表面。水平绝缘图案hp可以由高k介电材料(例如，氧化铝或氧化铪)形成或包括高k介电材料(例如，氧化铝或氧化铪)。
72.平坦化绝缘层120可以覆盖堆叠件st的被设置为阶梯结构的焊盘部分。平坦化绝缘层120可以具有基本平坦的顶表面。平坦化绝缘层120可以包括单个绝缘层或堆叠的多个绝缘层。第一层间绝缘层130、第二层间绝缘层140、第三层间绝缘层150和第四层间绝缘层160可以顺序地形成在平坦化绝缘层120上。
73.在实施方式中，堆叠件st可以包括在第一连接区域cnr1上以及分别在绝缘层ild之间并且位于与电极ge相同的水平高度的模制图案mlp。模制图案mlp可以由与绝缘层ild不同的绝缘材料形成或包括与绝缘层ild不同的绝缘材料。模制图案mlp可以由例如氮化硅、氮氧化硅或硅锗形成或包括例如氮化硅、氮氧化硅或硅锗。与电极ge的焊盘部分与单元阵列区域car的靠近程度相比，模制图案mlp可以更靠近单元阵列区域car。在实施方式中，当在俯视图中观察时，模制图案mlp可以与绝缘穿透层111交叠。
74.在单元阵列区域car上，第一垂直结构vs1可以穿透堆叠件st和源极结构sct。当在俯视图中观察时，第一垂直结构vs1可以沿特定方向或以z字形布置。每个第一垂直结构vs1可以包括穿透堆叠件st的下部的下垂直结构和穿透堆叠件st的上部的上垂直结构。
75.参考图7a和图7b，每个第一垂直结构vs1可以包括第一垂直半导体图案vp1和包围或围绕第一垂直半导体图案vp1的(例如，外)侧表面的第一数据存储图案dsp1。
76.在实施方式中，第一垂直半导体图案vpl可以具有底部封闭的管或通心粉形状(例如，中空的圆柱形或杯形)。第一垂直半导体图案vp1可以具有“u”形截面，并且第一垂直半导体图案vp1的内部空间可以被第一间隙填充绝缘图案vi1填充。第一垂直半导体图案vp1
可以由半导体材料(例如，硅(si)、锗(ge)或其化合物)形成或包括半导体材料(例如，硅(si)、锗(ge)或其化合物)。由半导体材料形成或包括半导体材料的第一垂直半导体图案vp1可以是参考图1描述的上晶体管ut1和ut2、存储单元晶体管mct以及下晶体管lt1和lt2的沟道区。第一垂直半导体图案vp1的底表面可以位于比源极导电图案sc的底表面低的水平高度。
77.第一垂直半导体图案vp1的侧表面的一部分可以与源极导电图案sc接触(例如，直接接触)。在实施方式中，源极导电图案sc可以包括在导电支撑图案sp与半导体层100之间并且平行于堆叠件st的水平部分sc1以及与第一垂直半导体图案vp1的侧表面的一部分接触并且包围或围绕侧表面的该部分的侧壁部分sc2。水平部分sc1的顶表面可以与导电支撑图案sp的底表面接触(例如，直接接触)，并且水平部分sc1的底表面可以与半导体层100的顶表面接触(例如，直接接触)。源极导电图案sc的侧壁部分sc2可以从水平部分sc1延伸以具有垂直突出的形状并且与导电支撑图案sp的侧表面的一部分接触(例如，直接接触)。侧壁部分sc2在第三方向d3上的厚度可以大于水平部分sc1在第三方向d3上的厚度。
78.第一数据存储图案dsp1可以在第三方向d3上延伸(例如，纵向地)，以包围或围绕第一垂直半导体图案vp1的侧表面。在实施方式中，第一数据存储图案dsp1可以是具有开口的顶部和开口的底部的管状或通心粉状的图案。第一数据存储图案dsp1的底表面可以处于在导电支撑图案sp的顶表面和底表面之间的水平高度。第一数据存储模式dsp1可以由一个或更多个层组成。在实施方式中，第一数据存储图案dsp1可以是nand闪存器件的数据存储层，并且可以包括顺序堆叠(例如，向外地)在第一垂直半导体图案vp1的侧表面上的隧道绝缘层til、电荷存储层cil和阻挡绝缘层blk。在实施方式中，电荷存储层cil可以是捕获绝缘层、浮置栅电极或具有导电纳米点的绝缘层。
79.在实施方式中，虚设数据存储图案rdsp可以位于半导体层100中并且与第一数据存储图案dsp1垂直地(例如，在第三方向d3上)间隔开。虚设数据存储图案rdsp可以具有与第一数据存储图案dsp1相同的层结构。
80.返回参考图5、图6a和图6b，第二垂直结构vs2可以在第一连接区域cnr1中穿透平坦化绝缘层120、堆叠件st、导电支撑图案sp以及虚设绝缘图案101p、103p和105p。第二垂直结构vs2可以穿过电极ge的焊盘部分。
81.参考图8，每个第二垂直结构vs2可以包括第二垂直半导体图案vp2以及共形地覆盖第二垂直半导体图案vp2的侧表面和底表面的第二数据存储图案dsp2。
82.第二垂直半导体图案vp2可以具有“u”形截面，并且第二垂直半导体图案vp2的内部空间可以被第二间隙填充绝缘图案vi2填充。第二垂直半导体图案vp2可以包括与第一垂直半导体图案vp1相同的半导体材料。第二垂直半导体图案vp2可以通过第二数据存储图案dsp2与半导体层100、导电支撑图案sp以及虚设绝缘图案101p、103p和105p间隔开。
83.第二数据存储图案dsp2可以由与第一数据存储图案dsp1相同的材料形成。在实施方式中，第二数据存储图案dsp2可以包括顺序地(例如，向外地)堆叠的隧道绝缘层til、电荷存储层cil和阻挡绝缘层blk。第二数据存储图案dsp2可以包括位于第二垂直半导体图案vp2的侧表面与虚设绝缘图案101p、103p和105p的侧表面之间的部分。
84.返回参考图5、图6a和图6b，第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3可以位于半导体层100上并且可以穿透堆叠件st。第一分隔结构ss1、第二分隔结构ss2
和第三分隔结构ss3均可以包括覆盖堆叠件st的侧表面的绝缘层。第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3均可以具有单层或多层结构。第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3的顶表面可以处于基本相同的水平高度。
85.参考图6a和图7a，第一分隔结构ss1可以在第一方向d1上从单元阵列区域car上延伸到第一连接区域cnr1上，并且可以在与第一方向d1交叉的第二方向d2上彼此间隔开。在单元阵列区域car上，第一分隔结构ss1可以穿透导电支撑图案sp的填充第一开口op1的第一部分。在单元阵列区域car上，第一分隔结构ss1可以与半导体层100接触(例如，直接接触)。每个第一分隔结构ss1可以包括穿透导电支撑图案sp的第一部分的下部和穿透堆叠件st的上部。在实施方式中，下部的宽度(例如，在第一方向d1上)可以小于上部的宽度。第一分隔结构ss1的下部可以包括底部和中间部分。底部可以具有第一宽度并且可以与半导体层100接触。中间部分可以具有第二宽度，第二宽度大于第一宽度并且小于上部的宽度。
86.在第一连接区域cnr1上，第一分隔结构ss1可以位于导电支撑图案sp的填充第二开口op2的第二部分上。在实施方式中，在第一连接区域cnr1上，第一分隔结构ss1可以与导电支撑图案sp的顶表面接触。导电支撑图案sp的第二部分可以具有基本均匀的厚度。
87.参考图6a和图7b，第二分隔结构ss2可以在单元阵列区域car上穿透堆叠件st。第二分隔结构ss2可以在第一分隔结构ss1之间。当沿第一方向d1测量时，第二分隔结构ss2的长度可以小于第一分隔结构ss1的长度。在实施方式中，多个第二分隔结构ss2可以在第一分隔结构ss1之间。第二分隔结构ss2可以在单元阵列区域car上与源极导电图案sc的顶表面接触，并且可以在第一连接区域cnr1上与导电支撑图案sp的顶表面接触。在单元阵列区域car上，留在或保留在第二分隔结构ss2下方的导电支撑图案sp(例如，在第三方向d3上)的厚度可以小于在堆叠件st与源极导电图案sc之间的导电支撑图案sp的厚度。在第一连接区域cnr1上，留在第二分隔结构ss2下方的导电支撑图案sp可以具有基本均匀的厚度。
88.参考图6a和图8，第三分隔结构ss3可以位于第一连接区域cnr1上，并且可以在与第一分隔结构ss1和第二分隔结构ss2间隔开的位置处穿透平坦化绝缘层120和堆叠件st。第三分隔结构ss3可以在第一方向d1上延伸。第三分隔结构ss3可以在第一方向d1和第二方向d2上彼此间隔开。第三分隔结构ss3可以在第一连接区域cnr1上与导电支撑图案sp的顶表面接触。在第三分隔结构ss3与虚设绝缘图案101p、103p和105p之间，导电支撑图案sp可以具有基本均匀的厚度。
89.参考图5和图6b，绝缘穿透图案ss4可以在第一连接区域cnr1上穿透堆叠件st的一部分。绝缘穿透图案ss4可以位于电极ge与模制图案mlp之间。当在俯视图中观察时，绝缘穿透图案ss4可以包围或围绕模制图案mlp。绝缘穿透图案ss4可以包括覆盖堆叠件st的侧表面和模制图案mlp的侧表面的绝缘层。绝缘穿透图案ss4可以与导电支撑图案sp的顶表面或绝缘穿透层111的顶表面接触。绝缘穿透图案ss4的顶表面可以与第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3的顶表面基本处于相同水平高度。
90.返回参考图5、图6a和图6b，单元接触插塞cplg可以穿透第一层间绝缘层130和第二层间绝缘层140以及平坦化绝缘层120，并且可以分别耦合到电极ge的焊盘部分。到单元阵列区域car的距离越小，单元接触插塞cplg的垂直长度越小(例如，由于阶梯结构)。单元接触插塞cplg可以具有彼此基本共面的顶表面。导线cl可以位于第一连接区域cnr1的第四层间绝缘层160上，并且可以通过下接触插塞lct和上接触插塞uct耦合到单元接触插塞
cplg。
91.在实施方式中，在图6a或图6b的结构中，位线bl可以在单元阵列区域car上位于第四层间绝缘层160上，并且可以在第二方向d2上延伸以与堆叠件st交叉。位线bl可以通过下位线接触插塞bcta和上位线接触插塞bctb电连接到第一垂直结构vs1。
92.在第一连接区域cnr1上，第一穿透插塞tp1可以垂直穿透堆叠件st的模制图案mlp和绝缘穿透层111，并且可以连接到外围电路互连线plp。第一穿透插塞tp1可以通过导线cl电连接到单元接触插塞cplg。
93.在第二连接区域cnr2上，第二穿透插塞tp2可以穿透平坦化绝缘层120，并且可以耦合到导电支撑图案sp。在实施方式中，第二穿透插塞tp2可以穿透平坦化绝缘层120、导电支撑图案sp以及虚设绝缘图案101p、103p和105p，并且可以耦合到半导体层100。第二穿透插塞tp2可以与堆叠件st水平间隔开。
94.在第二连接区域cnr2上，第三穿透插塞tp3可以穿透平坦化绝缘层120和掩埋绝缘图案110，并且可以耦合到外围电路互连线plp。第三穿透插塞tp3可以与堆叠件st水平地间隔开。
95.第一穿透插塞tp1、第二穿透插塞tp2和第三穿透插塞tp3可以具有基本相同的垂直长度(例如，在第三方向d3上的高度)，并且可以由相同的导电材料形成或包括相同的导电材料。第一穿透插塞tp1、第二穿透插塞tp2和第三穿透插塞tp3均可以包括由导电金属氮化物(例如，氮化钛、氮化钽等)形成或包括导电金属氮化物(例如，氮化钛、氮化钽等)的阻挡金属层以及由金属(例如，钨、钛、钽等)形成或包括金属(例如，钨、钛、钽等)的金属层。
96.连接导电图案ict可以位于第二层间绝缘层140上和第二连接区域cnr2上，并且可以连接到第三穿透插塞tp3。
97.图9是沿着图5的线a-a'和b-b'截取的截面图，以示出根据实施例的半导体器件。为了描述简洁，先前参考图5至图8描述的元件可以由相同的附图标记标识，而无需重复对其的重复描述。
98.参考图5和图9，位于半导体层100上的堆叠件st可以包括第一电极结构st1和位于第一电极结构st1上的第二电极结构st2。第一电极结构st1可以包括第一电极el1，第一电极el1在垂直方向(例如，第三方向d3)上堆叠在半导体层100上。第一电极结构st1还可以包括将堆叠的第一电极el1彼此分开的第一绝缘层ild1。在第一电极结构st1中，第一绝缘层ild1和第一电极el1可以在第三方向d3上交替地堆叠。在实施方式中，第二绝缘层ild2可以是第一电极结构st1的最顶层。
99.第二电极结构st2可以包括在第三方向d3上堆叠在第一电极结构st1上的第二电极el2。第二电极结构st2还可以包括将堆叠的第二电极el2彼此分开的第二绝缘层ild2。在第二电极结构st2中，第二绝缘层ild2和第二电极el2可以在第三方向d3上交替地堆叠。
100.第一垂直结构vs1和第二垂直结构vs2均可以包括穿透第一电极结构st1的第一垂直延伸部分、穿透第二电极结构st2的第二垂直延伸部分以及位于第一垂直延伸部分与第二垂直延伸部分之间的扩展部分。扩展部分可以位于第一绝缘层ild1的最上第一绝缘层ild1中。第一垂直结构vs1或第二垂直结构vs2的直径可以在扩展部分处迅速增大或相对较大。
101.图10a至图17a是根据实施例的制造半导体器件的方法中的各阶段的沿着图5的线
a-a'和线b-b'截取的截面图。图10b至图17b是根据实施例的制造半导体器件的方法中的各阶段的沿着图5的线c-c'截取的截面图。
102.参考图10a和图10b，可以在半导体基板10上形成外围电路结构ps。
103.外围电路结构ps的形成可以包括：在半导体基板10上形成外围电路ptr；形成连接到外围电路ptr的外围互连结构pcp和plp；以及形成下绝缘层50。在实施方式中，外围电路ptr可以包括mos晶体管，并且在这种情况下，半导体基板10可以是mos晶体管的沟道区。
104.下绝缘层50可以包括覆盖外围电路ptr的一个或更多个绝缘层。下绝缘层50可以包括第一下绝缘层51、第二下绝缘层55以及位于第一下绝缘层51与第二下绝缘层55之间的蚀刻停止层53。下绝缘层50可以由例如氧化硅、氮化硅、氮氧化硅或低k介电材料形成或包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料。
105.外围互连结构pcp和plp的形成可以包括形成穿透下绝缘层50的一部分的外围接触插塞pcp以及形成连接到外围接触插塞pcp的外围电路互连线plp。
106.接下来，可以通过在下绝缘层50上沉积半导体材料来形成半导体层100。半导体层100可以由半导体材料(例如，硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、铟镓砷(ingaas)、铝镓砷(algaas)或其化合物)形成或包括半导体材料(例如，硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、铟镓砷(ingaas)、铝镓砷(algaas)或其化合物)。半导体层100可以由掺杂半导体材料或者未掺杂或本征半导体材料形成或包括掺杂半导体材料或者未掺杂或本征半导体材料。半导体层100可以具有多晶、非晶或单晶结构。
107.可以在半导体层100上顺序地堆叠第一绝缘层101、第二绝缘层103、第三绝缘层105。第一绝缘层101可以通过对半导体层100的表面执行热氧化工艺或通过沉积氧化硅层来形成。第二绝缘层103可以由相对于第一绝缘层101和第三绝缘层105具有蚀刻选择性的材料形成或包括相对于第一绝缘层101和第三绝缘层105具有蚀刻选择性的材料。在实施方式中，第二绝缘层103可以由氮化硅、氮氧化硅、碳化硅或硅锗形成或包括氮化硅、氮氧化硅、碳化硅或硅锗。在实施方式中，第三绝缘层105可以是通过沉积工艺形成的氧化硅层。
108.第一绝缘层101、第二绝缘层103和第三绝缘层105可以具有第一开口op1和第二开口op2，其分别形成在单元阵列区域car和第一连接区域cnr1上以部分地暴露半导体层100。
109.第一开口op1和第二开口op2的形成可以包括：形成掩模图案以部分地暴露第一连接区域cnr1和单元阵列区域car，然后使用掩模图案作为蚀刻掩模来蚀刻第一绝缘层101、第二绝缘层103和第三绝缘层103，以暴露第一绝缘层101或半导体层100。可以在形成第一开口op1和第二开口op2之后去除掩模图案。
110.参考图11a和图11b，在形成第一开口op1和第二开口op2之后，可以在第三绝缘层105上沉积具有均匀厚度的导电支撑层sp。导电支撑层sp可以在单元阵列区域car和第一连接区域cnr1中填充第一绝缘层101、第二绝缘层103和第三绝缘层105的第一开口op1和第二开口op2。在第一开口op1和第二开口op2中，导电支撑层sp可以与半导体层100直接接触。导电支撑层sp可以是掺杂有n型掺杂剂和/或碳(c)原子的多晶硅层。
111.接下来，可以对导电支撑层sp、第三绝缘层105、第二绝缘层103、第一绝缘层101和半导体层100进行图案化，以在第一连接区域cnr1上形成暴露下绝缘层50的一部分的穿透孔。之后，可以形成绝缘穿透层111以填充穿透孔，并且可以在第二连接区域cnr2上形成掩埋绝缘图案110，以覆盖半导体层100、第一绝缘层101、第二绝缘层103、第三绝缘层105和导
电支撑层sp的侧表面。绝缘穿透层111和掩埋绝缘图案110可以通过用绝缘材料填充穿透孔并且执行平坦化工艺以暴露导电支撑层sp的顶表面来形成。在形成绝缘穿透层111和掩埋绝缘图案110期间，绝缘材料的部分113可以留在第一开口op1和第二开口op2中的导电支撑层sp上。
112.参考图12a和图12b，可以在导电支撑层sp上形成其中绝缘层ild和牺牲层sl垂直地且交替地堆叠的模制结构pst。模制结构pst可以在第一连接区域cnr1上具有阶梯结构。
113.在模制结构pst中，牺牲层sl可以由可以相对于绝缘层ild以高蚀刻选择性而蚀刻的材料形成。在实施方式中，牺牲层sl可以由不同于绝缘层ild的绝缘材料形成。牺牲层sl可以由与第二绝缘层103相同的材料形成。在实施方式中，牺牲层sl可以由氮化硅形成，并且绝缘层ild可以由氧化硅形成。
114.在形成模制结构pst之后，可以在掩埋绝缘图案110上形成平坦化绝缘层120以覆盖模制结构pst的阶梯结构。
115.此后，第一垂直结构vs1可以形成为在单元阵列区域car上穿透模制结构pst，第二垂直结构vs2可以形成为在第一连接区域cnr1上穿透模制结构pst。
116.第一垂直结构vsl和第二垂直结构vs2的形成可以包括：形成第一垂直孔和第二垂直孔，以穿透模制结构pst、导电支撑层sp以及第一绝缘层101、第二绝缘层103和第三绝缘层105，并且然后在第一垂直孔和第二垂直孔中的每个中顺序地沉积数据存储层和垂直半导体层。当形成第一垂直结构vs1和第二垂直结构vs2时，第一垂直孔和第二垂直孔的底表面可以位于比半导体层100的顶表面低的水平高度处，并且可以使用化学气相沉积(cvd)或原子层沉积(ald)方法来沉积数据存储层，从而以均匀的厚度覆盖第一垂直孔和第二垂直孔的底表面和内侧表面。数据存储层可以包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。可以使用化学气相沉积(cvd)或原子层沉积(ald)方法形成在数据存储层上具有均匀厚度的垂直半导体层。在形成数据存储层和垂直半导体层之后，可以用间隙填充绝缘层来填充第一垂直孔和第二垂直孔。此后，可以对间隙填充绝缘层、垂直半导体层和数据存储层执行平坦化工艺，以暴露模制结构pst的最上绝缘层ild的顶表面。因此，可以形成第一数据存储图案dsp1和第二数据存储图案dsp2、第一垂直半导体图案vp1和第二垂直半导体图案vp2以及第一间隙填充绝缘图案vi1和第二间隙填充绝缘图案vi2，如先前参考图7a、图7b和图8所描述的。
117.接下来，可以在第一垂直半导体图案dsp1和第二垂直半导体图案dsp2(例如，参见图7a和图8)上或其顶部中形成位线导电焊盘。位线导电焊盘可以是掺杂有杂质的杂质区域，或者可以由导电材料形成。
118.参考图5、图13a和图13b，在形成第一垂直结构vs1和第二垂直结构vs2之后，可以在平坦化绝缘层120上形成第一层间绝缘层130以覆盖第一垂直结构vs1和第二垂直结构vs2的顶表面。
119.接下来，可以形成第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4，以穿透模制结构pst并暴露导电支撑层sp。第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4可以通过各向异性地蚀刻平坦化绝缘层120和模制结构pst来形成，并且导电支撑层sp可以在各向异性蚀刻过程中用作蚀刻停止层。
120.第一分隔沟槽sr1、第二分隔沟槽sr2和第三分隔沟槽sr3可以在第一方向d1上延
伸。第一分隔沟槽sr1可以在第一方向d1上从单元阵列区域car延伸到第一连接区域cnr1上。第二分隔沟槽sr2可以在第一方向d1上从单元阵列区域car延伸到第一连接区域cnr1上，并且可以(例如，在第一方向d1上)比第一分隔沟槽sr1短。第三分隔沟槽sr3可以在第一方向d1上从第一连接区域cnr1延伸。
121.第四分隔沟槽sr4可以形成为在第一连接区域cnr1上穿透模制结构pst，并且当在俯视图中观察时，可以具有包围绝缘穿透层111的环形(例如，闭环)形状。
122.接下来，可以形成牺牲间隔物层131，以共形地覆盖第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4的内表面。
123.牺牲间隔物层131可以以均匀的厚度覆盖分隔沟槽sr1、sr2、sr3和sr4的侧表面和底表面。牺牲间隔物层131可以由相对于模制结构pst具有蚀刻选择性的材料(例如，多晶硅)形成或包括相对于模制结构pst具有蚀刻选择性的材料(例如，多晶硅)。可以使用化学气相沉积(cvd)或原子层沉积(ald)方法来沉积牺牲间隔物层131，以在第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4的内表面上具有均匀的厚度。牺牲间隔物层131的厚度可以形成为小于第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4的最小宽度的大约一半。在实施方式中，牺牲间隔物层131可以在第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4中限定间隙区域。
124.在形成牺牲间隔物层131之后，可以在第一连接区域cnrl和第二连接区域cnr2中形成掩模图案mp以覆盖牺牲间隔物层131。在单元阵列区域car上，掩模图案mp可以暴露第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4中的牺牲间隔物层131。
125.可以使用具有差的台阶覆盖性质的沉积方法在沉积在模制结构pst的顶表面上的牺牲间隔物层131上形成掩模图案mp。在实施方式中，在第一连接区域cnr1和第二连接区域cnr2上，可以形成掩模图案mp以密封设置有牺牲间隔物层131的第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4的顶部入口。因此，可以在第一连接区域cnr1中在具有牺牲间隔物层131的第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4中限定空的空间。掩模图案mp可以包括例如非晶碳层(acl)。
126.参考图14a和图14b，可以对通过掩模图案mp暴露的牺牲间隔物层131执行各向异性蚀刻工艺。在实施方式中，牺牲间隔物133可以形成为在单元阵列区域car中覆盖第一分隔沟槽sr1和第二分隔沟槽sr2的侧表面。
127.在形成牺牲间隔物133的各向异性蚀刻工艺期间，可以在单元阵列区域car上形成穿透孔vh，以穿透第一分隔沟槽sr1和第二分隔沟槽sr2下方的导电支撑图案sp和第三绝缘层105，并暴露第二绝缘层103。可以形成一些穿透孔vh以穿透第一开口op1中的导电支撑图案sp并暴露半导体层100。
128.在单元阵列区域car上形成穿透孔vh期间，掩模图案mp可以帮助防止第一连接区域cnr1上的牺牲间隔物层131被蚀刻。
129.参考图15a和图15b，可以在形成穿透孔vh之后执行用源极导电图案sc替换单元阵列区域car上的第一绝缘层101、第二绝缘层103和第三绝缘层105的工艺。
130.在实施方式中，形成源极导电图案sc的工艺可以包括对通过穿透孔vh暴露的第一绝缘层101、第二绝缘层103和第三绝缘层105执行各向同性蚀刻工艺。在对第一绝缘层101、
第二绝缘层103和第三绝缘层105的各向同性蚀刻工艺期间，导电支撑图案sp的填充第一开口op1的部分可以用作防止模制结构pst塌陷的支撑件。
131.形成源极导电图案sc的工艺可以包括各向同性地蚀刻覆盖第一垂直半导体图案vp1的侧表面的第一数据存储图案dsp1的一部分(参见图7a和图7b)。因此，第一垂直半导体图案vp1(例如，图7a和图7b的第一垂直半导体图案vp1)可以被部分地暴露。作为对第一数据存储图案dsp1的各向同性蚀刻工艺的结果，第一数据存储图案dsp1(例如，图7a和图7b的第一数据存储图案dsp1)和虚设数据存储图案rdsp可以形成为彼此垂直间隔开。
132.在第一垂直半导体图案vpl的部分暴露之后，可以沉积掺杂的多晶硅层以形成源极导电图案sc(例如，图7a和图7b的源极导电图案sc)。因此，可以在半导体层100与模制结构pst之间形成源极结构cst。
133.在实施方式中，当在单元阵列区car中形成源极导电图案sc时，第一绝缘层101、第二绝缘层103和第三绝缘层105的一部分可以留下或保留在第一连接区域cnr1上，以形成第一虚设绝缘图案101p、第二虚设绝缘图案103p和第三虚设绝缘图案105p。
134.参考图16a和图16b，可以在形成源极结构cst之后通过灰化和剥离工艺去除掩模图案。接下来，可以执行各向同性蚀刻工艺以去除牺牲间隔物133。可以通过使用了包含混合溶液(例如，标准清洁液1(sc1))或氢氧化铵(nh4oh)的去离子(di)水的湿蚀刻工艺来执行对牺牲间隔物133的各向同性蚀刻工艺。因此，可以通过第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4使模制结构pst的牺牲层sl的侧表面重新敞开。在第一连接区域cnr1上，第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4可以暴露导电支撑图案sp的顶表面。
135.接下来，可以执行用电极ge替换牺牲层sl的工艺，结果，可以将堆叠件st形成为具有上述结构。堆叠件st的形成可以包括使用被选择为相对于绝缘层ild、第一垂直结构vs1和第二垂直结构vs2以及源极结构cst具有蚀刻选择性的蚀刻剂来各向同性地蚀刻牺牲层sl。在对牺牲层sl的各向同性蚀刻工艺期间，牺牲层sl的部分可以留在第一连接区域cnr1上以形成模制图案mlp。
136.参考图17a和图17b，在形成堆叠件st之后，可以通过用绝缘材料填充第一分隔沟槽sr1、第二分隔沟槽sr2、第三分隔沟槽sr3和第四分隔沟槽sr4来形成第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3以及绝缘穿透图案ss4。第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3以及绝缘穿透图案ss4可以具有多层或单层结构。第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3以及绝缘穿透图案ss4可以由氧化硅、氮化硅或多晶硅形成，或者包括氧化硅、氮化硅或多晶硅。
137.此后，可以在第一层间绝缘层130上形成第二层间绝缘层140，然后，可以形成分别连接到堆叠件st的电极ge的单元接触插塞cplg。另外，第一穿透插塞tp1和第三穿透插塞tp3可以形成为连接到外围电路互连线plp，并且第二穿透插塞tp2可以形成为连接到源极结构cst。
138.返回参考图5、图6a和图6b，可以在第三层间绝缘层150和第四层间绝缘层160中形成下接触插塞lct和上接触插塞uct以及连接导电图案ict。
139.图18是根据实施例的半导体器件的截面图。
140.参考图18，可以提供具有芯片对芯片(c2c)结构的存储器件1400。对于c2c结构，可
以在第一晶片上制造包括单元阵列结构cell的上芯片，在与第一晶片不同的第二晶片上制造包括外围电路结构peri的下芯片，并且上芯片和下芯片可以以接合的方式彼此连接。以接合的方式，可以将形成在上芯片的最上金属层中的接合金属与形成在下芯片的最上金属层中的接合金属电连接。在实施方式中，在接合金属由铜(cu)形成的情况下，接合方式可以为铜对铜的接合方式。在实施方式中，铝(al)或钨(w)可以用作接合金属。
141.存储器件1400的外围电路结构peri和单元阵列结构cell均可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
142.外围电路结构peri可以包括：第一基板1211；层间绝缘层1215；形成在第一基板1211中的多个电路器件1220a、1220b和1220c；分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c；以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施方式中，第一金属层1230a、1230b和1230c可以由具有相对高的电阻率的材料(例如，钨)形成或包括具有相对高的电阻率的材料(例如，钨)，并且第二金属层1240a、1240b和1240c可以由具有相对低的电阻率的材料(例如，铜)形成或包括具有相对低的电阻率的材料(例如，铜)。
143.图18仅示出了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。在实施方式中，可以在第二金属层1240a、1240b和1240c上进一步形成至少一个金属层。形成在第二金属层1240a、1240b和1240c上的另外的金属层中的至少一个金属层可以由其电阻率低于第二金属层1240a、1240b和1240c的材料(例如，铜)的材料(例如，铝)形成。
144.层间绝缘层1215可以位于第一基板1211上以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且层间绝缘层1215可以由绝缘材料(例如，氧化硅或氮化硅)形成或包括绝缘材料(例如，氧化硅或氮化硅)。
145.下接合金属1271b和1272b可以在字线接合区域wlba上形成在第二金属层1240b上。在字线接合区域wlba上，外围电路结构peri的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构cell的上接合金属1371b和1372b。在实施方式中，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜或钨形成或包括铝、铜或钨。
146.单元阵列结构cell可以包括至少一个存储块。单元阵列结构cell可以包括第二基板1310和公共源极线1320。多条字线1331-1338(1330)可以在与第二基板1310的顶表面垂直的方向(例如，z轴方向或第三方向)上堆叠在第二基板1310上。串选择线和接地选择线可以分别在字线1330上和字线1330下方，并且字线1330可以位于串选择线与接地选择线之间。
147.在位线接合区域blba上，沟道结构ch可以在与第二基板1310的顶表面垂直的方向(例如，z轴或第三方向d3)上延伸并且穿透字线1330、串选择线和接地选择线。沟道结构ch可以包括数据存储层、沟道层和掩埋绝缘层，并且在这种情况下，第一金属层1350c和第二金属层1360c可以电连接到沟道层。在实施方式中，第一金属层1350c可以包括位线接触插塞，并且第二金属层1360c可以包括位线。在实施方式中，位线1360c可以在与第二基板1310的顶表面平行的第一方向d1(例如，y轴方向)上延伸。
148.在实施方式中，如图18所示，可以将其中设置有沟道结构ch和位线1360c的区域定义为位线接合区域blba。在位线接合区域blba上，位线1360c可以电连接到电路器件1220c，
电路器件1220c构成外围电路结构peri的页面缓冲器1393。在实施方式中，位线1360c可以连接到外围电路结构peri的上接合金属1371c和1372c，并且上接合金属1371c和1372c可以连接到下接合金属1271c和1272c，下接合金属1271c和1272c连接到页面缓冲器1393的电路器件1220c。
149.在字线接合区域wlba上，字线1330可以在与第二方向d2垂直并且与第二基板1310的顶表面平行的第一方向d1(例如，x轴方向)上延伸，并且可以连接到多个单元接触插塞1341至1347(1340)。单元接触插塞1340可以连接到字线1330的在第三方向d3上延伸的焊盘。第一金属层1350b和第二金属层1360b可以顺序地连接到与字线1330连接的单元接触插塞1340的上部。在字线接合区域wlba上，单元接触插塞1340可以通过单元阵列结构cell的上接合金属1371b和1372b以及外围电路结构peri的下接合金属1271b和1272b连接至外围电路结构peri。
150.在外围电路结构peri上，单元接触插塞1340可以电连接到构成行译码器1394的电路器件1220b。在实施方式中，构成行译码器1394的电路器件1220b的工作电压可以与构成页面缓冲器1393的电路器件1220c的工作电压不同。在实施方式中，构成页面缓冲器1393的电路器件1220c的工作电压可以高于构成行译码器1394的电路器件1220b的工作电压。
151.公共源极线接触插塞1380可以位于外部焊盘接合区域pa上。公共源极线接触插塞1380可以由导电材料(例如，金属、金属化合物或多晶硅)形成或包括导电材料(例如，金属、金属化合物或多晶硅)，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380上。外部焊盘接合区域pa可以是或包括设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域。
152.在实施方式中，输入/输出焊盘1205和1305可以位于外部焊盘接合区域pa上。参考图18，下绝缘层1201可以在第一基板1211下方以覆盖第一基板1211的底表面，并且第一输入/输出焊盘1205可以位于下绝缘层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到外围电路结构peri的电路器件1220a、220b和220c中的至少一个电路器件，并且可以通过下绝缘层1201与第一基板1211分开。在实施方式中，侧壁绝缘层可以位于第一输入/输出接触插塞1203与第一基板1211之间，以将第一输入/输出接触插塞1203与第一基板1211电隔离。
153.参考图18，上绝缘层1301可以位于第二基板1310上以覆盖第二基板1310的顶表面，并且第二输入/输出焊盘1305可以位于上绝缘层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到外围电路结构peri的电路器件1220a，1220b和1220c中的至少一个电路器件。在实施方式中，第二输入/输出焊盘1305可以电连接到电路器件1220a。
154.在实施方式中，第二基板1310和公共源极线1320可以与设置有第二输入/输出接触插塞1303的区域间隔开。在实施方式中，第二输入/输出焊盘1305可以在第三方向(例如，z轴方向)上不与字线1330重叠。参考图18，第二输入/输出接触插塞1303可以在与第二基板1310的顶表面平行的方向上与第二基板1310间隔开，以穿透单元阵列结构cell的层间绝缘层1315，并且可以连接到第二输入/输出焊盘1305。
155.在实施方式中，可以可选地包括第一输入/输出焊盘1205和第二输入/输出焊盘1305。在实施方式中，存储器件1400可以在第一基板1211上仅包括第一输入/输出焊盘
1205，或者在第二基板1310上仅包括第二输入/输出焊盘1305。在实施方式中，存储器件1400可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305两者。
156.用作虚设图案的金属图案可以位于在单元阵列结构cell和外围电路结构peri中的每个中包括的外部焊盘接合区域pa和位线接合区域blba的最上金属层中，或者可以不设置在最上金属层中。
157.存储器件1400可以包括位于外部焊盘接合区域pa中的上金属图案1372a和下金属图案1273a。在实施方式中，下金属图案1273a可以位于外围电路结构peri的最上金属层中以对应于位于单元阵列结构cell的最上金属层中的上金属图案1372a，或者具有与单元阵列结构cell的上金属图案1372a相同的形状。位于外围电路结构peri的最上金属层中的下金属图案1273a可以不连接到外围电路结构peri中的任何接触插塞。在实施方式中，上金属图案1372a可以位于单元阵列结构cell的最上金属层中并且位于外焊盘接合区域pa中以对应于位于外围电路结构peri的最上金属层中的下金属图案1273a，或者可以具有与外围电路结构peri的下金属图案1273a相同的形状。
158.下接合金属1271b和1272b可以在字线接合区域wlba上位于第二金属层1240b上。在字线接合区域wlba上，外围电路结构peri的下接合金属1271b和1272b可以通过cu-cu接合电连接到单元阵列结构cell的上接合金属1371b和1372b。
159.在实施方式中，在位线接合区域blba上，与外围电路区域peri的最上金属层中的下金属图案1252相对应并且与外围电路区域peri的下金属图案1252具有相同的横截面形状的上金属图案1392可以位于单元阵列结构cell的最上金属层中。在实施方式中，在单元阵列结构cell的最上金属层中的上金属图案1392上可以不形成任何接触插塞。
160.在实施方式中，对应于在单元区域cell和外围电路区域peri中的一者中的最上金属层中形成的金属图案，与该金属图案具有相同的横截面形状的增强金属图案可以位于在单元区域cell和外围电路区域peri中的另一者中的最上金属层中。在实施方式中，可以不在增强金属图案上形成接触。
161.通过总结和回顾，已经考虑了增加半导体器件的数据存储容量。例如，可以考虑存储单元被三维布置的半导体器件。
162.根据实施例，当在单元阵列区域中形成穿透孔以暴露下牺牲层时，可以用掩模图案覆盖连接区域中的模制结构。因此，可以防止在单元阵列区域中形成源极结构时连接区域中的模制结构的牺牲层被损失。
163.一个或更多个实施例可以提供一种具有改善的可靠性和增加的集成密度的半导体器件。
164.本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般性和描述性意义上使用和解释它们，而不是出于限制的目的。在某些情况下，对于提交本技术之时的本领域普通技术人员而言显而易见的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。