基于心电算法加速的双核SoC架构及其工作方法与流程

基于心电算法加速的双核soc架构及其工作方法
技术领域
1.本公开属于集成电路处理器与心电监测技术领域，尤其涉及一种基于心电算法加速的双核soc架构及其工作方法。


背景技术：

2.本部分的陈述仅仅是提供了与本公开相关的背景技术信息，不必然构成在先技术。
3.随着社会的发展，人们越来越注重自身的身体健康，尤其心脑血管相关的方面，现代社会的工作压力比较大，生活节奏比较快，人们患有心脑血管相关病症的风险越来越大，我们需要更好监测手段来积极帮助人们进行健康监测、预警，这就要求我们的监测设备具有便携性、小型化、灵敏度高。
4.发明人发现，现存的心电采集方式基本都是采用软件在处理器中进行实现，这些软件包括大量的逻辑运算，因此，其功耗需求较大、准确度严重依赖软件本身集成的算法，无法满足当前心电监测设备对便携性、小型化以及灵敏度的要求；同时，现有方法并未考虑心电采集的心电采集方式数据的隐私性及安全性，采集的心电信号极易被窃取，导致用户的隐私数据被泄露。


技术实现要素：

5.本公开为了解决上述问题，提供了一种基于心电算法加速的双核soc架构及其工作方法，所述方案通过将心电处理算法采用数字逻辑表示的方式在芯片中进行实现，解决了现有心电采集方式通过软件在处理器中实现功耗较高的问题，具有更高的处理速度和精度；同时，通过集成加解密运算单元，对采集的心电信号进行加密，有效保证了用户的隐私安全。
6.根据本公开实施例的第一个方面，提供了一种基于心电算法加速的双核soc架构，包括cpu单元以及与所述cpu单元通过总线连接的ddr子系统、axi子系统、ahb子系统以及apb子系统，所述cpu单元采用基于risc-v的双核处理器，所述ahb子系统、ddr子系统以及axi子系统与所述cpu单元通过与所述总线控制器相连的高速片上总线连接；所述apb子系统与所述cpu通过与所述总线控制器连接的低速片上总线连接；其中，所述axi子系统中链接有心电算法加速单元，所述心电算法加速单元采用灵活可配置的卷积硬件加速器。
7.进一步的，所述cpu单元还通过与所述总线控制器相连的高速片上总线连接有加解密运算单元，用于对采集的心电数据进行加密处理。
8.进一步的，所述心电算法加速单元采用以卷积神经网络和小波变换为核心的加速电路。
9.进一步的，所述心电算法加速单元包括可重配置的卷积运算单元、适应不同卷积核的输入缓存单元以及数据重排单元。
10.进一步的，所述卷积运算单元，其用于执行卷积运算中的基本运算，其中，对于输
入的数据采用并行计算的方式，支持若干卷积核尺寸。
11.进一步的，所述输入缓存单元，其用于对输入的特征图进行缓存，并针对不同尺寸的卷积核，生成对应的窗口进行卷积计算。
12.进一步的，所述数据重排单元中的前处理单元用于对输入的数据进行小波变换；或，对输入缓存的数据进行划分和重排处理，实现输入特征图在卷积运算单元上的不同映射关系，其中，所述不同映射关系对应不同的计算模式，所述映射方式由外部配置决定，通过外部配置的设置可实现映射方式的灵活配置。
13.根据本公开实施例的第二个方面，提供了一种基于心电算法加速的双核soc架构的工作方法，其利用上述的基于心电算法加速的双核soc架构，包括：
14.挂载于axi的高速总线上的心电算法加速单元与cpu单元进行通信；
15.心电算法加速单元对接收到的心电数据进行运算推理分析，并将分析结果通过axi总线系统送回cpu单元；
16.cpu单元将分析结果通过总线系统调度到存储和显示设备。
17.与现有技术相比，本公开的有益效果是：
18.(1)本公开提供了一种基于心电算法加速的双核soc架构及其工作方法，所述方案通过将心电处理算法采用数字逻辑表示的方式在芯片中进行实现，解决了现有心电采集方式通过软件在处理器中实现功耗较高的问题，具有更高的处理速度和精度。
19.(2)本公开所述方案基于相对较成熟的risc-v，提出基于该指令集针对心电处理的专用处理器，具有更好的集成度，能耗比，能够更好的应对现有心电采集设备对便携性、小型化、高灵敏度的需求。
20.(3)本公开所述方案通过集成加解密运算单元，对采集的心电信号进行加密，有效保证了用户的隐私安全。
21.本公开附加方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
22.构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。
23.图1为本公开实施例一中所述的一种基于心电算法加速的双核soc架构示意图；
24.图2为本公开实施例一中所述的另一种基于心电算法加速的双核soc架构示意图；
25.图3为本公开实施例一中所述的心电算法加速单元架构示意图。
具体实施方式
26.下面结合附图与实施例对本公开做进一步说明。
27.应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。
28.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式
也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
29.在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
30.实施例一：
31.本实施例的目的是提供一种基于心电算法加速的双核soc架构。
32.随着芯片设计技术的发展，出现了risc-v(reduced instruction set computer
–
five：第五代计算机精简指令集)这样的开放指令集架构，伴随大量的科技企业进驻risc-v基金会，生态建设成熟的很快；以目前risc-v在业界掀起的巨大波澜来看，可以期待将来它的生态甚至很可能足以挑战x86和arm的地位。risc-v如arm那样高效低能耗，没有专利或许可证方面的顾虑。
33.基于相对较成熟的risc-v生态，本公开提出基于该指令集去做针对心电处理这样的专用处理器，能以更好的集成度，能耗比应对便携性、小型化、高灵敏度这种需求。如图1和图2所示，本公开提供了一种基于心电算法加速的双核soc架构，包括cpu单元以及与所述cpu单元通过总线连接的ddr子系统、axi子系统、ahb子系统以及apb子系统，所述cpu单元采用基于risc-v的双核处理器，所述ahb子系统、ddr子系统以及axi子系统与所述cpu单元通过与所述总线控制器相连的高速片上总线连接；所述apb子系统与所述cpu通过与所述总线控制器连接的低速片上总线连接；其中，所述axi子系统中链接有心电算法加速单元，所述心电算法加速单元采用灵活可配置的卷积硬件加速器。
34.进一步的，所述cpu单元还通过与所述总线控制器相连的高速片上总线连接有加解密运算单元，用于对采集的心电数据进行加密处理。
35.进一步的，所述心电算法加速单元采用以卷积神经网络和小波变换为核心的加速电路。
36.进一步的，所述心电算法加速单元包括可重配置的卷积运算单元、适应不同卷积核的输入缓存单元以及数据重排单元。
37.进一步的，所述卷积运算单元，其用于执行卷积运算中的基本运算，其中，对于输入的数据采用并行计算的方式，支持若干卷积核尺寸。
38.进一步的，所述输入缓存单元，其用于对输入的特征图进行缓存，并针对不同尺寸的卷积核，生成对应的窗口进行卷积计算。
39.进一步的，所述数据重排单元中的前处理单元用于对输入的数据进行小波变换；或，对输入缓存的数据进行划分和重排处理，实现输入特征图在卷积运算单元上的不同映射关系，其中，所述不同映射关系对应不同的计算模式，所述映射方式由外部配置决定，通过外部配置的设置可实现映射方式的灵活配置。
40.进一步的，所述axi子系统用于连接若干高速外设，包括但不限于usb、pcie、mipi、以及gpu。
41.进一步的，所述apb子系统用于连接若干低速外设，包括但不限于gpio、uart、spi以及i2c。
42.具体的，为了便于理解，以下结合附图对本公开所述方案进行详细说明：
43.本公开的目的是提供一种更加集成化的针对心电数据处理分析的专用处理器，以便开发更加小型化且性能优异的心电监测设备。
44.本方案的提出基于risc-v的双核处理器，现代双核处理器最常见的架构便是利用片上总线将两个处理器核连接起来，配以核间的通信机制实现线程级的并行处理。相比于单核处理器，双核处理器只要搭配合适的软件，性能可以成倍提高。硬件上，通过片上总线将两个处理器核连接起来，设计专门的可重构控制器模块控制核间总线连接关系；软件上，将采用此架构的双核处理器上运行的软件划分为不同的任务，以任务为基本粒度进行调度和切换。软件开发人员可以根据任务对运行可靠性的要求进行定义。
45.卷积神经网络是目前在图像领域应用成熟的技术方案，同时也被应用在生物医学信号分类等方面，本公开提出的心电处理专用电路逻辑是以卷积神经网络和小波变换为核心的加速电路。本公开所述方案提出针对心电监测数据的应用场景，为了在存储和传输环节保护隐私，特提出在soc内部集成加解密运算单元，支持aes、des、sha256、sha512、sm3、sm4。
46.soc对挂载在高速总线上的心电处理加速电路进行调度处理并对心电等数据进行加密处理，在以此soc为主体的电子系统中，如果监测到心电异常就立即警示，并上传健康监控云平台。
47.如图1和图2所示架构图，所述soc架构主要包括cpu单元、ddr(double data rate sdram：双倍速率同步动态随机存储器)子系统、ahb(advanced high-performance bus)子系统、axi(advanced extensible interface)子系统、加解密运算单元以及apb(advanced peripheral bus)子系统。
48.其中，cpu单元包含两颗高性能且功耗配置平衡的risc-v核心。
49.ddr子系统包含ddr3控制器和ddr phy。
50.ahb子系统内部连接了sram、rom、nand(计算机闪存设备)控制器、usb2、sdio。
51.axi子系统连接了主要的高速外设，包含usb3、pcie(peripheral component interconnect express)、mipi(mobile industry processor interface)、gpu、vcodec(video codec)、aecg(accelerator of electrocardiograph)、gmac(gigabit media access control)。
52.进一步的，所述aecg为本公开所述的心电算法加速单元，其通过总线与核心处理器进行交换数据。
53.apb子系统连接的主要的低速外设，包含gpio(general purpose input/output
54.)、uart(universalasynchronous receiver/transmitter)、spi(serial peripheral interface)、i2c(inter-integrated circuit,eye-squared-c)、can(controller area network)、wdt(watch dog timer)、pmu(power management unit)、timer。
55.如图3所示为aecg(心电算法加速单元)的架构示意图，所述aecg加速单元的计算单元需要考虑对各种心电参数的可配置性、可扩展性。因此，本发明设计了灵活可配置的卷积硬件加速器。该加速器中的主要结构为：
56.可重配置的卷积运算单元：该模块完成卷积运算中大量的基本运算，可对输入进行高效并行计算的同时，支持多种卷积核尺寸，为了方便表示，后续称此单元为pu(processing unit)。
57.适应不同卷积核的输入缓存单元：该模块的作用是对输入的特征图进行缓存，针
对不同尺寸的卷积核，生成对应的有效窗口进行卷积计算。
58.数据重排单元：该模块包括两部分，一个是前处理单元，前处理单元有两个作用，一是对输入的数据进行小波变换处理，然后交由下级电路处理；二是可以对输入缓存的数据进行划分和重排处理，从而实现输入特征图在pu上的多种不同映射，映射的方式不同意味着不同的计算模式。映射方式可以根据外部配置决定，实现灵活配置。另一个输出数据后处理单元，可以将不同映射方式得到的数据整理运算为结果。
59.实施例二：
60.本实施例的目的是提供一种基于心电算法加速的双核soc架构的工作方法。
61.一种基于心电算法加速的双核soc架构的工作方法，其利用上述的基于心电算法加速的双核soc架构，包括：
62.挂载于axi的高速总线上的心电算法加速单元与cpu单元进行通信；
63.心电算法加速单元对接收到的心电数据进行运算推理分析，并将分析结果通过axi总线系统送回cpu单元；
64.cpu单元将分析结果通过总线系统调度到存储和显示设备。
65.具体的，心电采集过程一般是通过导联电路的电极接触人体进行信号采集，然后经由采集电路对该模拟信号进行放大、滤波、采样转为数字信号送到上述soc处理器进行数据处理识别诊断，最后对结果进行存储和显示。本文描述的基于心电算法加速的双核soc的工作位置处于采集电路之后，对数据进行运算处理并基于心电算法加速单元对心电数据进行识别，然后给出诊断结果送往存储和显示。
66.该架构中分为risc-v双核cpu子系统、ddr存储子系统、axi高速总线子系统、ahb子系统、apb慢速总线子系统，以上各个子系统都工作在各自的时钟域内，每个时钟域内都可以进行配置。双核处理器架构利用片上总线将两个处理器核连接起来，配以核间的通信机制可以实现线程级的并行处理。心电算法加速单元aecg挂在axi的高速总线上与cpu单元进行通信，等待心电数据被分配给心电算法加速单元aecg，然后aecg对数据进行运算推理分析后将结果通过axi总线系统送回cpu子系统，cpu子系统再将结果通过总线系统调度到存储和显示设备。
67.上述实施例提供的一种基于心电算法加速的双核soc架构及其工作方法可以实现，具有广阔的应用前景。
68.以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。