用于在串行器/解串器（SERDES）宏中同时传播多个时钟频率的方法和装置与流程

用于在串行器/解串器（serdes）宏中同时传播多个时钟频率的方法和装置
相关申请的交叉引用
1.本技术要求于2019年9月10日提交的发明名称为“用于在串行器/解串器(serdes) 宏中同时传播多个时钟频率的方法和装置”、申请号为no.16/565,829的美国专利申请的优先权，其全部内容以引入的方式并入本文。
技术领域
2.本公开一般涉及通信网络领域，尤其涉及在串行器/解串器(serdes)宏中同时传播和分配多个时钟频率。


背景技术：

3.诸如串行器/解串器(serializer/deserializer，serdes)之类的有线串行收发器在通信网络中无处不在，因其用于将集成电路(integrated circuit，ic)的处理核心与其他元件连接起来。这样做时，serdes用于执行许多任务，包括信道均衡、时钟和数据恢复、输出/输入数据的串行化和反串行化等。此外，现代通信ic可能会在单芯片上使用大量的serdes和时钟乘法单元(clock multiplication unit，cmu)，统称为“宏”。然而，包含大量宏的ic设计可能会对空间面积的有效利用和功耗造成一定的限制。
4.此外，宏的操作通常需要参考时钟，其中参考时钟频率通过使用锁相环(phase lock loop， pll)转换为高速时钟频率，以实现与输入数据速率的同步。通常，这种高速时钟频率转换发生在cmu中，cmu集成为与各种serdes分离的单元，以有效利用可用的空间面积和功率资源。在这种配置中，cmu能够为宏内的各种serdes提供高速时钟。
5.应当理解，在某些通信网络中，各个输入数据流的数据速率可能包含很大的变化，需要以不同的高速时钟速率操作的各种serdes适应输入数据速率的变化。为了应对这些输入数据速率变化，各种宏采用cmu，这些cmu用于通过采用多条不同的总线来传输不同的高速时钟频率，从而生成不同的高速时钟速率并提供给各种serdes。
6.然而，为不同的高速时钟频率速率实施不同的总线通常需要更多的空间面积来实现ic 设计，从而导致空间面积成本增加。类似地，空间面积成本因需要将不同总线中的每一个布置成彼此具有一定程度的隔离而进一步增加。此外，使用多条总线通常会导致为相应导体充电所需的功耗增加。因此，使用不同的多条总线对有效的ic设计提出了一定的空间面积和功耗挑战。


技术实现要素：

7.本公开的目的是提供一种双线制时钟乘法单元(clock multiplication unit，cmu)。本公开采用第一锁相环(phase lock loop，pll)、第二pll、以及加法器。第一pll用于生成差模编码的第一高速时钟频率f1，第二pll用于生成共模编码的第二高速时钟频率f2，加法器用于组合差模编码的第一高速时钟频率f1和共模编码的第二高速时钟频率f2，并在
双线制导体总线上同时发送组合的差模和共模高速时钟频率。
8.根据本公开的其他方面，双线制cmu还包括第一驱动器和第二驱动器，其中，第一驱动器输出与第一差模编码高速时钟频率f1相关联的同相分量和异相分量，第二驱动器输出与第二共模编码高速时钟频率f2相关联的共模分量。
9.根据本公开任何前述方面的双线制cmu，其中，加法器组合与第一差模编码高速时钟频率f1相关联的同相分量和与第二共模编码高速时钟频率f2相关联的共模分量，并输出第一组合分量。另外，加法器在双线制导体总线的第一线上传输第一组合分量。
10.根据本公开任何前述方面的双线制cmu，其中，加法器组合与第一差模编码高速时钟频率f1相关联的异相分量和与第二共模编码高速时钟频率f2相关联的共模分量，并输出第二组合分量。另外，加法器在双线制导体总线的第二线上传输第二组合分量。
11.本公开的另一目的是提供一种双线制时钟恢复模块。本公开采用共模抑制前置滤波器，该共模抑制前置滤波器用于从双线制导体总线的第一线接收第一组合分量并从双线制导体总线的第二线接收第二组合分量，其中：第一组合分量包含与差模编码的第一高速时钟频率f1相关联的同相分量和与共模编码的第二高速时钟频率f2相关联的共模分量，第二组合分量包含与第一差模编码高速时钟频率f1相关联的异相分量和与第二共模编码高速时钟频率f2相关联的共模分量，共模抑制前置滤波器用于抑制第一组合分量和第二组合分量中与第二共模编码的高速时钟频率f2相关联的共模分量，并输出与第一差模编码高速时钟频率f1相关联的差模分量。差模抑制前置滤波器用于接收第一组合分量和第二组合分量，其中，差模抑制前置滤波器用于抑制第一组合分量和第二组合分量中与第一差模编码高速时钟频率f1相关联的同相分量和异相分量，并输出与第二共模编码高速时钟频率f2相关联的共模分量。差分放大器用于放大与第一差模编码高速时钟频率f1相关联的差模分量，并输出与第一差模编码高速时钟频率f1相关联的放大同相分量和放大异相分量。共模放大器用于放大与第二共模编码高速时钟频率f2相关联的共模分量，并且放大器启用器用于选择差分放大器或共模放大器执行放大运算。
12.根据本公开任何前述方面的双线制时钟恢复模块，其中，与第二共模编码高速时钟频率f2相关联的共模分量被转换为放大差模分量，并且双线制时钟恢复模块向多个收发器提供与第一差模编码高速时钟频率f1相关联的放大差模分量或与第二共模编码高速时钟频率f2相关联的差模分量。
13.本公开的另一目的是一种双线制时钟放大模块。本公开采用共模抑制前置滤波器，该共模抑制前置滤波器用于从双线制导体总线的第一线接收第一组合分量并从双线制导体总线的第二线接收第二组合分量，其中：第一组合分量包含与差模编码的第一高速时钟频率f1相关联的同相分量和与共模编码的第二高速时钟频率f2相关联的共模分量，第二组合分量包含与第一差模编码高速时钟频率f1相关联的异相分量和与第二共模编码高速时钟频率f2相关联的共模分量，共模抑制前置滤波器用于抑制第一组合分量和第二组合分量中与第二共模编码的高速时钟频率f2相关联的共模分量，并输出与第一差模编码高速时钟频率f1相关联的差模分量。差模抑制前置滤波器用于接收第一组合分量和第二组合分量，其中，差模抑制前置滤波器用于抑制第一组合分量和第二组合分量中与第一差模编码高速时钟频率f1相关联的同相分量和异相分量，并输出与第二共模编码高速时钟频率f2相关联的共模分量。差分放大器用于放大与第一差模编码高速时钟频率f1相关联的差模分
量，并输出与第一差模编码高速时钟频率f1相关联的放大同相分量和放大异相分量。共模放大器用于放大与第二共模编码高速时钟频率f2相关联的共模分量。第一加法器用于组合与第一差模编码高速时钟频率f1相关联的放大同相分量和与第二共模编码高速时钟频率f2相关联的放大共模分量，并输出第一放大组合分量，并且第二加法器用于组合与第一差模编码高速时钟频率f1相关联的放大异相分量和与第二共模编码高速时钟频率f2相关联的放大共模分量，并输出第二放大组合分量。
14.根据本公开任何前述方面的双线制时钟放大模块，其中，第一加法器在双线制导体总线的第一线上传输第一放大组合分量，第二加法器在双线制导体总线的第二线上传输第二放大组合分量。
15.根据本公开任何前述方面，提供了一种生成和传输高速时钟频率的双线制方法。本公开执行生成差模编码的第一高速时钟频率f1，生成共模编码的第二高速时钟频率f2，组合差模编码的第一高速时钟频率f1和共模编码的第二高速时钟频率f2，以及在双线制导体总线上传输组合的高速时钟频率。
16.根据本公开任何前述方面的生成和传输高速时钟频率的双线制方法，其中，计算与第一差模编码高速时钟频率f1相关联的同相分量和异相分量，并计算与第二共模编码高速时钟频率f2相关联的共模分量。
17.根据本公开任何前述方面的生成和传输高速时钟频率的双线制方法，其中，组合与第一差模编码高速时钟频率f1相关联的同相分量和与第二共模编码高速时钟频率f2相关联的共模分量，得到第一组合分量，并且第一组合分量在双线制导体总线的第一线上传输。
18.根据本公开任何前述方面的生成和传输高速时钟频率的双线制方法，其中，组合与第一差模编码高速时钟频率f1相关联的异相分量和与第二共模编码高速时钟频率f2相关联的共模分量，得到第二组合分量，并且第二组合分量在双线制导体总线的第二线上传输。
19.根据本公开的其他方面，提供了一种双线制时钟恢复方法。本公开执行从双线制导体总线的第一线接收第一组合分量并从双线制导体总线的第二线接收第二组合分量，其中：第一组合分量包含与差模编码的第一高速时钟频率f1相关联的同相分量和与共模编码的第二高速时钟频率f2相关联的共模分量，第二组合分量包含与第一差模编码高速时钟频率f1相关联的异相分量和与第二共模编码高速时钟频率f2相关联的共模分量。双线制时钟恢复方法还执行：抑制第一组合分量和第二组合分量中与第二共模编码高速时钟频率f2相关联的共模分量，并提供与第一差模编码高速时钟频率f1相关联的差模分量，抑制第一组合分量和第二组合分量中与第一差模编码高速时钟频率f1相关联的同相分量和异相分量，并提供与第二共模编码高速时钟频率f2相关联的共模分量，放大与第一差模编码高速时钟频率f1相关联的差模分量，得到与第一差模编码高速时钟频率f1相关联的放大同相分量和放大异相分量，放大与第二共模编码高速时钟频率f2相关联的共模分量，以及选择差分放大器或共模放大器执行放大运算。
20.根据本公开任何前述方面的双线制时钟恢复方法，其中，与第二共模编码高速时钟频率f2相关联的共模分量被转换为放大差模分量。双线制时钟恢复方法还向多个收发器提供与第一差模编码高速时钟频率f1相关联的放大差模分量或与第二共模编码高速时钟频率f2相关联的差模分量。
21.根据本公开的其他方面，提供了一种双线制时钟放大方法。本公开执行从双线制
导体总线的第一线接收第一组合分量并从双线制导体总线的第二线接收第二组合分量，其中：第一组合分量包含与差模编码的第一高速时钟频率f1相关联的同相分量和与共模编码的第二高速时钟频率f2相关联的共模分量，第二组合分量包含与第一差模编码高速时钟频率f1相关联的异相分量和与第二共模编码高速时钟频率f2相关联的共模分量。双线制时钟放大方法还执行：抑制第一组合分量和第二组合分量中与第二共模编码高速时钟频率f2相关联的共模分量，并提供与第一差模编码高速时钟频率f1相关联的差模分量，抑制第一组合分量和第二组合分量中与第一差模编码高速时钟频率f1相关联的同相分量和异相分量，并提供与第二共模编码高速时钟频率f2相关联的共模分量，放大与第一差模编码高速时钟频率f1相关联的差模分量，得到与第一差模编码高速时钟频率f1相关联的放大同相分量和放大异相分量，放大与第二共模编码高速时钟频率f2相关联的共模分量，组合与第一差模编码高速时钟频率f1相关联的放大同相分量和与第二共模编码高速时钟频率f2相关联的放大共模分量，得到第一放大组合分量，以及组合与第一差模编码高速时钟频率f1相关联的放大异相分量和与第二共模编码高速时钟频率f2相关联的放大共模分量，得到第二放大组合分量。
22.根据本公开任何前述方面的双线制时钟放大方法，其中，第一放大组合分量在双线制导体总线的第一线上传输，第二放大组合分量在双线制导体总线的第二线上传输。
附图说明
23.本公开的特征和优点将从以下结合附图的具体实施方式中变得显而易见，其中：
24.图1(现有技术)示出了传统4线宏的高级功能框图；
25.图2示出了根据本公开各个实施例的双线制宏的高级功能框图；
26.图3示出了根据本公开各个实施例的时钟乘法单元(cmu)的更详细视图；
27.图4示出了根据本公开各个实施例的通过两条线传播的高速时钟频率的时域表示；
28.图5a和图5b示出了根据本公开各个实施例的两条线之间的谐振总线拓扑的实现；
29.图6示出了根据本公开各个实施例的时钟恢复模块的高级功能框图；
30.图7a表示根据本公开各个实施例的共模抑制前置滤波器的示例电路；
31.图7b表示根据本公开各个实施例的差模抑制前置滤波器的示例电路；
32.图8示出了根据本公开各个实施例的时钟放大模块的高级功能框图；
33.图9示出了根据本公开各个实施例的涉及多速率高速时钟频率生成和处理的过程的功能流程图；
34.图10示出了根据本公开各个实施例的涉及多速率高速时钟频率生成和处理的过程 1000的功能流程图；
35.图11示出了根据本公开各个实施例的涉及多速率高速时钟频率在两条线中的有效传播的过程1100的功能流程图；
36.应当理解，在整个附图和相应的描述中，相似的特征由相似的附图标记标识。此外，还应理解，附图和随后的描述仅旨在用于说明性目的，并且此类公开不旨在限制权利要求的范围。
具体实施方式
37.除非另外定义，否则本文使用的所有技术和科学术语具有与所描述的实施例所属领域的普通技术人员通常理解的相同的含义。
38.图1(现有技术)示出了传统四线制宏100的高级功能框图，传统四线制宏100涉及生成多速率高速时钟频率并发送到serdes组106。传统四线制宏100包括时钟乘法单元(clock multiplication unit，cmu)102、对应于第一总线的线104a和104b、对应于第二总线的线104c 和104d、以及serdes组106。将理解，可以存在其他元件，但为了易于理解和简单的目的没有示出。
39.如图1所示，cmu 102还可以包括多个锁相环(phase lock loop，pll)以生成不同的高速时钟频率，并将生成的高速时钟频率传输到serdes组106。这样做时，cmu 102将第一高速时钟频率编码为线104a和104b之间的时变电势差，并在线104a和104b上传输编码的第一高速时钟频率。
40.类似地，cmu 102将第二高速时钟频率编码为线104c和104d之间的时变电势差，并在线104c和104d上传输编码的第二高速时钟频率。此外，每对耦合的线104a和104b以及线104c和104d形成彼此独立的差分总线。每个差分总线用于传输单个高速时钟频率。
41.因此，如图所示，传统实现方式需要cmu 102结合四线结构以传输两个高速时钟频率。在宏中集成四线制结构需要额外的空间面积。此外，为了减少总线间干扰的影响，cmu 102 可能还需要总线之间的适当隔离，以便将高速时钟频率有效地传输到serdes组106，这导致增加额外的面积要求。此外，如果cmu 102需要屏蔽以减少隔离，则总功耗可能会增加。
42.尽管传统四线制宏100生成多速率高速时钟频率并将其传输到serdes组106，但这种实施方式对有效利用可用空间面积和功率进行了妥协来设计包含cmu和多个serdes的ic。
43.为此，图2示出了根据本公开各个实施例的涉及生成多速率高速时钟频率并将其传输到serdes组206的双线制宏200的高级功能框图。双线制宏200可以包括时钟乘法单元(cmu) 202、导体总线204a和204b、以及serdes组206。将理解，可以存在其他元件，但为了易于理解和简单的目的没有示出。
44.如图2所示，cmu 202可以包括多个锁相环(pll)以生成不同的高速时钟频率并将所产生的高速时钟频率传输到serdes组206。这样做时，cmu 202编码第一高速时钟频率和第二高速时钟频率，并在线204a和204b上传输编码的第一高速时钟频率和第二高速时钟频率。
45.图3示出了根据本公开各个实施例的cmu 202的更详细视图。如图3所示，cmu 202 可以包括pll 302a和pll 302b、驱动器304a、驱动器304b、和加法器306。将理解，可以存在其他元件，但为了易于理解和简单的目的没有示出。
46.如图3所示，pll 302a和pll 302b可以生成第一高速时钟频率f1和第二高速时钟频率f2。此外，驱动器304a可以用于将第一高速时钟频率f1转换成差模，并且可以提供与第一差模编码高速时钟频率f1相关联的同相分量1a和异相分量1b。此外，驱动器304b可以用于将第二高速时钟频率f2转换成共模，并且可以提供与第二高速时钟频率相关联的共模分量 2a和2b。
47.在某些实施例中，共模分量2a和2b可以具有相同的信号属性，例如幅度、相位和频
率等。此外，在本公开的某些实施例中，pll 302a和pll 302b可能能够在差模或共模下产生高速时钟频率。
48.如此，加法器306可以接收由驱动器304a和驱动器304b提供的同相分量1a、异相分量1b、共模分量2a和2b。此外，加法器306可以用于将同相分量1a与共模分量2a组合并且将异相分量1b与共模分量2b组合，并分别在线204a和204b上传输组合分量1a 2a (表示为v(p))以及组合分量1b 2b(表示为v(m))。在某些实施例中，共模分量2a可以与共模分量2b相同。
49.因此，cmu 202可以仅使用两条线将两个高速时钟频率同时传输到serdes组206。一个高速时钟频率可以以差模方式传输，而另一个高速时钟频率可以以共模方式传输。由于两条线204a和204b传输两个高速时钟频率的差模和共模的组合，因此两条线204a和204b不易受到寄生耦合的影响。因此，这样的配置减少了在两条线204a和204b之间提供任何额外的屏蔽或隔离的需要。因此，所公开的双线制宏200的实现方式在ic的可用空间面积和功率限制内有效且高效地操作。
50.图4示出了根据本公开各个实施例的通过两条线传播的高速时钟频率的时域表示。如图4所示，v(p)和v(m)示出了第一高速时钟频率f1和第二高速时钟频率f2的组合，如图当单独观察时这些频率出现在每条线204a和204b上。
51.此外，可以通过计算两条线204a和204b上的电压差从v(p)和v(m)中提取第一高速时钟频率f1。假设第一高速时钟频率f1最初以差模编码，则第一高速时钟频率f1可以表示为 v(p)-v(m)。以类似的方式，可以通过将两条线204a和204b上的电压相加从v(p)和v(m) 中提取第二高速时钟频率f2。由于第二高速时钟频率f2最初以共模编码，因此第二高速时钟频率f2可以表示为v(p) v(m)。
52.图5a和图5b示出了根据本公开各个实施例的两条线204a和204b之间的谐振总线拓扑的实现。如图所示，两条线204a和204b之间的谐振总线拓扑还可以采用星形配置网络中连接的三个电感l1、l2和l3，以辅助差模和共模通过两条线204a和204b传播。然而，应当理解，可以在不背离这里示出的原理的情况下采用任何合适的电路和配置。
53.图5a示出了根据本公开各个实施例的用于差模传播的两条线204a和204b之间的谐振总线拓扑的操作，图5b示出了根据本公开各个实施例的用于共模传播的两条线204a和 204b之间的谐振总线拓扑的操作。如图所示，电感l1和l2可以辅助差模传播，电感l1、l2和l3可以辅助共模传播。
54.可以理解，使用两条线而不是四线结构来传播两个高速时钟频率减少了对物理资源的需求。此外，物理资源的共享，例如用于在两条线204a和204b之间以差模和共模传播两个高速时钟频率f1和f2的电感有助于有效利用可用面积和功率。
55.回到图2，serdes组206可以接收差模和共模编码的高速时钟频率。为此，图6示出了根据本公开各个实施例的用于提取两个高速时钟频率f1和f2的时钟恢复模块600的高级功能框图。在某些实施例中，时钟恢复模块600可以与serdes组206中的每个serdes集成。
56.如图6所示，时钟恢复模块600可以采用共模抑制前置滤波器602a、差模抑制前置滤波器602b、差模放大器604a、共模放大器604b、和放大器启用器606。应当理解，可以存在其他元件，但出于易于理解和简单的目的未示出。
57.时钟恢复模块600可以操作以实现算术运算，例如加法、减法，以提取差模编码的
高速时钟频率f1和共模编码的高速时钟频率f2，可以对提取的时钟频率执行幅度放大。
58.此外，共模抑制前置滤波器602a可以用于与差模编码和共模编码的两个高速时钟频率组合操作，并且通过执行减法运算提取差模编码的高速时钟频率f1并抑制共模编码的高速时钟频率f2。为此，图7a表示根据本公开各个实施例的共模抑制前置滤波器602a的示例电路，共模抑制前置滤波器602a用于抑制共模编码的高速时钟频率f2并提取差模编码的高速时钟频率f1。
59.如图7a所示，电感器la可以差分连接在两条线204a和204b之间，并辅助感测差模编码的高速时钟频率f1。在该配置中，由于两条线204a和204b之间的电势差，电流可能流过电感器la，而没有来自共模编码的高速时钟频率f2的电流流动。此外，电感器la可以与电感器lb磁耦合，以便将差模编码的高速时钟频率的表示感应到随后的差模放大器604a上。
60.回到图6，共模抑制前置滤波器602a还可以将提取的差模编码高速时钟频率f1提供给差模放大器604a。差模放大器604a可以用于放大幅度并将放大的差模编码高速时钟频率f1提供给serdes组206中的一个或多个serdes。
61.类似地，差模抑制前置滤波器602b可以用于对差模和共模编码的两个高速时钟频率的组合进行操作，并通过执行加法运算提取共模编码的高速时钟频率f2并抑制差模编码的高速时钟频率f1。为此，图7b表示根据本公开各个实施例的差模抑制前置滤波器602b的示例电路，差模抑制前置滤波器602b用于抑制差模编码的高速时钟频率f1并提取共模编码的高速时钟频率f2。
62.如图7b所示，电容器c
c1
可以连接到线204a并且电容器c
c2
可以连接到线204b。利用这种布置，电容器c
c1
和电容器c
c2
执行加法运算，从而阻止差模编码的高速时钟频率f1和共模编码的高速时钟频率f2出现在电阻器rc上。此外，电阻器rc两端的电压可以提供给随后的共模放大器604b。
63.回到图6，差模抑制前置滤波器602b随后可以将提取的共模编码高速时钟频率f2提供给共模放大器604b。共模放大器604b可以用于放大幅度并将放大的共模编码高速时钟频率 f2提供给serdes组206中的一个或多个serdes。serdes组206中的某些serdes可以优选地在差模编码的高速时钟频率上操作，为此，在某些实施例中，放大的共模编码高速时钟频率 f2可以在提供给serdes组206中的一个或多个serdes之前被转换为差模编码的高速时钟频率 f2。
64.应当理解，图7a和图7b仅示出了对应于共模抑制前置滤波器602a和差模抑制前置滤波器602b的示例电路。然而，可以在不背离这里提出的原理的情况下采用任何合适的电路和配置。例如，在某些实施例中，可以提供单个电路配置将差模编码高速时钟频率f1和共模编码高速时钟频率f2分别提供给差模放大器604a、共模放大器604b。
65.应当理解，共模抑制前置滤波器602a和差模抑制前置滤波器602b可以基于高速时钟频率的差模编码或共模编码来选择高速时钟频率，而不是基于频率选择或其他类似特性选择时钟。此外，基于模的时钟频率选择可以帮助更有效地在两个高速时钟频率之间进行选择，即使这两个高速时钟频率彼此接近。因此，时钟恢复模块600可以提供相关硬件的简单和有效的实现。
66.此外，放大器启用器606可以用于根据serdes组206中的一个或多个serdes的时钟频率要求来控制差模放大器604a、共模放大器604b的操作。这样做时，放大器启用器606 可
相关联的共模分量组合。
76.最后，在任务块908，cmu 202同时在两条线上传输组合的高速时钟频率。如上所述，加法器306同时在两条线204a和204b上传输组合的高速时钟频率。
77.图10示出了根据本公开各个实施例的涉及多速率高速时钟频率恢复处理的过程1000 的功能流程图。
78.过程1000在任务块1002开始，其中时钟恢复模块600接收组合的高速时钟频率。如上所述，共模抑制前置滤波器602a和差模抑制前置滤波器602b接收差模和共模编码的两个高速时钟频率的组合。
79.在任务块1004，时钟恢复模块600操作以将组合的高速时钟频率分离成差模高速时钟频率和共模高速时钟频率。如上所述，共模抑制前置滤波器602a通过执行减法运算来提取差模高速时钟频率f1并抑制共模编码高速时钟频率f2。此外，差模抑制前置滤波器602b通过执行加法运算来提取共模高速时钟频率f2并抑制差模编码高速时钟频率f1。
80.过程1000进行到任务块1006，其中时钟恢复模块600根据差模高速时钟频率f1或共模高速时钟频率f2的放大来启用放大器。如上所述，放大器启用器606可以被配置为启用差模放大器604a或共模放大器604b。
81.过程1000进行到任务块1008，其中时钟恢复模块600放大差模高速时钟频率或共模高速时钟频率。如前所述，基于启用，差模放大器604a可以放大差模高速时钟频率f1，共模放大器604b可以放大共模高速时钟频率f2。
82.最后在任务1010，时钟恢复模块600将放大的高速时钟频率传输到一个或多个serdes。如前所述，基于启用，差模放大器604a可以将放大的差模高速时钟频率f1传输到serdes组 206中的一个或多个serdes，并且共模放大器604b可以将放大的共模高速时钟频率f2传输到 serdes组206中的一个或多个serdes。
83.图11示出了根据本公开各个实施例的涉及多速率高速时钟频率在两条线中的有效传播的过程1100的功能流程图。
84.过程1100在任务块1102开始，其中时钟放大模块800接收组合的高速时钟频率。如上所述，共模抑制前置滤波器802a和差模抑制前置滤波器802b接收差模和共模编码的两个高速时钟频率的组合。
85.在任务块1104，时钟放大模块800操作以将组合的高速时钟频率分离成差模高速时钟频率和共模高速时钟频率。如上所述，共模抑制前置滤波器802a通过执行减法运算来提取差模高速时钟频率f1并抑制共模编码高速时钟频率f2。此外，差模抑制前置滤波器802b通过执行加法运算来提取共模高速时钟频率f2并抑制差模编码高速时钟频率f1。
86.过程1100进行到任务块1108，其中时钟放大模块800放大差模高速时钟频率和共模高速时钟频率。如前所述，差模放大器604a可放大差模高速时钟频率f1，共模放大器604b可放大共模高速时钟频率f2。
87.过程1100进行到任务块1108，其中时钟放大模块800操作以组合放大的差模编码高速时钟频率f1和放大的共模编码高速时钟频率f2。如前所述，加法器806a和806b用于组合第一差模编码高速时钟频率f1和第二共模编码高速时钟频率f2。因此，加法器806a可以用于将与第一差模编码高速时钟频率f1相关联的同相差分分量以及与第二共模编码高速时钟频率f2相关联的共模分量组合，并且加法器806b可以用于将与第一差模编码高速时钟频率
f1相关联的异相分量以及与第二共模编码高速时钟频率f2相关联的共模分量组合。
88.最后在任务1110，时钟放大模块800同时在两条线上传输组合的高速时钟频率。如上所述，加法器806a和806b分别在两条线204a和204b上传输组合的高速时钟频率。
89.因此，凭借双线制宏提供的技术，可以实现对可用面积和功率的有效利用，从而可以通过使用高效的组件和设计来提高设计包含cmu和多个serdes的ic的效率。
90.应当理解，所描述的双线制宏的操作和功能、组成组件和相关过程可以通过基于硬件、基于软件和基于固件的元件中的任何一个或多个来实现。这样的操作替代方案不以任何方式限制本公开的范围。
91.还应当理解，尽管已经参照特定特征和结构描述了本文所呈现的实施例，但是很清楚，在不背离这些公开内容的情况下可以进行各种修改和组合。因此，说明书和附图仅被视为所讨论的实现方式或实施例及其由所附权利要求定义的原理的说明，并且预期涵盖落入本公开范围的任何和所有修改、变化、组合或等效物。