一种半导体器件及其制造方法、存储器、电子设备与流程

1.本公开涉及半导体器件技术领域，更为具体来说，本公开涉及一种半导体器件及其制造方法、存储器、电子设备。


背景技术：

2.随着动态随机存取存储器(dram，dynamic random access memory)等半导体器件制造工艺的精细化，在器件尺寸缩小的同时往往会发生行锤效应(row hammer)。行锤效应是指：在一定时间内持续反复访问某一个晶体管时与该晶体管共享位线的晶体管会打开而导致丢失电容器中信息的现象；行锤效应往往是细微化dram必然产生的现象。
3.为了克服行锤效应，常规的方式是在特定的存储单元上反复测量访问次数，以根据实际情况限制对特定的存储单元的访问次数。虽然该方式可有效抑制行锤效应，但是需要额外添加电路，导致半导体器件尺寸变大以及信号输入/输出的时间增加等问题。因此，如何能在不增加器件尺寸、不影响半导体器件原有性能的情况下克服行锤效应，成为了本领域技术人员亟待解决的技术问题和始终研究的重点。


技术实现要素：

4.为解决行锤效应现有解决方案存在器件尺寸变大、信号输入/输出的时间增加等问题，本公开创新提供了一种半导体器件及其制造方法、存储器、电子设备，能够在不影响原有器件性能和尺寸的情况下抑制行锤效应。
5.根据本公开的一个或多个实施例，本公开提供了一种半导体器件。该半导体器件包括但不限于半导体基底以及均设置于半导体基底上的第一栅堆叠、第二栅堆叠、第一隔离结构、第二隔离结构。第一隔离结构环绕设置于第一栅堆叠和第二栅堆叠的周围，第二隔离结构设置于第一栅堆叠与第二栅堆叠之间。该半导体器件还可包括设置于第二隔离结构上的位线接触部。第一隔离结构可以为浅沟道隔离结构，第二隔离结构与第一隔离结构可在同一工序中形成。
6.根据本公开的一个或多个实施例，本公开能够提供一种动态随机存取存储器。该动态随机存取存储器可包括本公开任一实施例中的半导体器件。
7.根据本公开的一个或多个实施例，本公开还能够提供一种电子设备。该电子设备可包括本公开任一实施例中的动态随机存取存储器。
8.根据本公开的一个或多个实施例，本公开还能够提供一种半导体器件的制造方法。该制造方法包括但不限于如下的步骤：提供半导体基底，在半导体基底上形成第一隔离结构和第二隔离结构；在第一隔离结构围成的区域内形成被第二隔离结构隔开的第一栅堆叠和第二栅堆叠，在第二隔离结构上形成位线接触部。
9.本公开的有益效果为：
10.本公开能够在不改变半导体器件原有的尺寸和性能的前提下有效地抑制行锤效应，以彻底解决现有额外增加电路的方案存在的器件尺寸增大、信号传输时间延长等问题。
11.本公开不需要颠覆现有半导体器件加工工艺，因而更容易实施、不会增加半导体器件的加工成本。可见本公开较适于大面积推广和应用，具有广泛的市场前景。
附图说明
12.图1示出了在半导体基底上形成第一隔离结构和第二隔离结构后的器件截面结构示意图。
13.图2示出了在第一隔离结构的左右两侧分别形成沟槽后的器件截面结构示意图。
14.图3示出了在整个器件层上沉积绝缘层以及进行回刻处理后的器件截面结构示意图。
15.图4示出了在整个器件层上表面沉积电极材料层后的器件截面结构示意图。
16.图5示出了对电极材料层进行回刻处理后去掉沟槽外的电极材料和沟槽内的部分电极材料的器件截面结构示意图。
17.图6示出了在整个器件层上表面沉积层间电介质层后的器件截面结构示意图。
18.图7示出了在第二隔离结构的上方形成凹槽后的器件截面结构示意图。
19.图8示出了去除第二掩模后在整个器件层上表面沉积位线接触材料后的器件截面结构示意图。
20.图9示出了去除层间电介质层上方的位线接触材料而形成位线接触部后的器件截面结构示意图。
21.图10示出了本公开一个或多个实施例中半导体器件的俯视结构示意图(图中斜框区域示意第二隔离结构所在的区域)。
22.图中，
23.100、半导体基底。
24.200、第一隔离结构。
25.300、第二隔离结构。
26.400、第一掩模；401、第二掩模。
27.500、沟槽；501、凹槽。
28.600、绝缘层。
29.700、电极层。
30.800、层间电介质层。
31.900、位线接触部。
32.bl、位线；
33.wl、字线。
具体实施方式
34.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
35.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的
各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
36.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
37.本公开的一个或多个实施例能够提供一种半导体器件的制造方法，可加工出减弱甚至克服行锤效应的dram存储单元，该制造方法可包括但不限于如下的过程。
38.如图1所示，首先提供一半导体基底100，然后在半导体基底100上形成第一隔离结构200和第二隔离结构300。在本公开的一些实施例中，第二隔离结构300设置于第一隔离结构200围成的区域内，第一隔离结构200可为浅沟道隔离(sti，shallow trench isolation)结构。具体实施时，在形成浅沟道隔离结构的同时形成第二隔离结构300。本公开可通过光刻工艺在半导体基底100上方形成刻蚀用掩模，基于该刻蚀用掩模对半导体基底100进行刻蚀处理，进而得到用于形成第一隔离结构200和第二隔离结构300的槽；然后可通过沉积绝缘材料的方式填满槽，以及可通过化学机械平坦化(cmp)等方式使第一隔离结构200和第二隔离结构300的上表面与半导体基底100的上表面平齐，以得到图1中示出的截面结构。
39.如图2所示，在半导体基底100上设置第一掩模400，第一掩模400具有用于形成沟槽500的图案。其中，沟槽500能够用于形成栅堆叠，本实施例的第二隔离结构300需设置于相邻的沟槽500之间。本实施例中的第一掩模400可以是光刻胶层，通过图形化的方式将设定好的图案转移到光刻胶层上，以形成第一掩模400。当然，第一掩模400也可以是旋涂硬掩模(soh，spinonhardmask)等等，本实施例不再赘述。
40.如图3所示，沉积绝缘层材料，从而在沟槽500的侧壁和底壁上形成绝缘层600。本实施例可在沉积绝缘层材料后进行回刻(etchback)处理，从而去掉半导体基底100上表面、第一隔离结构200上表面以及第二隔离结构300上表面的绝缘层材料，进而只保留在沟槽500的侧壁和底壁上的绝缘层600。如图3所示，绝缘层600作为栅堆叠的一部分，可以作为栅堆叠与半导体基底100相接触的材料层。
41.如图4所示，沉积电极材料，以利用电极材料填满沟槽500。本实施例在实现过程中可在半导体基底100上表面、第一隔离结构200上表面以及第二隔离结构300上表面均沉积有电极材料，以用于形成电极层700。
42.如图5所示，对电极材料进行回刻处理，从而去除半导体基底100的上表面、第一隔离结构200的上表面及第二隔离结构300的上表面的电极材料。本实施例中，还包括对沟槽500内的部分电极材料进行回刻的步骤，可使形成的电极层700的高度低于沟槽500的高度。由此本公开实现了在第一隔离结构200围成的区域内形成被第二隔离结构300隔开的第一栅堆叠和第二栅堆叠，而且第二隔离结构300设置于左右相邻的电极层700之间，以实现电气隔离功能。
43.应当理解的是，第一栅堆叠和第二栅堆叠可具有更多的材料层或者更复杂的结构，例如还可包括多晶硅层等，本公开可根据实际情况进行相应的加工和处理，本实施例不再进行赘述。
44.如图6所述，沉积层间电介质层800材料，以通过层间电介质层800填充沟槽500内的剩余空间。其中，本实施例在第一栅堆叠和第二栅堆叠的上方沉积层间电介质层800，层间电介质层800还形成于半导体基底100上表面、第一隔离结构200上表面以及第二隔离结构300上表面，即层间电介质层800形成于当前整个器件层上方。
45.如图7所示，图形化层间电介质层800，实现在第二隔离结构300上方形成凹槽501。具体实施时，本实施例在层间电介质层800上表面设置第二掩模401，且第二掩模401具有用于形成凹槽501的图案。本实施例中的第二掩模401可以是光刻胶层，通过图形化的方式将设定好的图案转移到光刻胶层上，以形成第二掩模401。当然，第二掩模401也可以是旋涂硬掩模(soh，spin on hardmask)等，本实施例不再赘述。作为一种优化方式，本实施例还可包括刻蚀第二隔离结构300的步骤，实现过程可包括沿着凹槽501向下进行刻蚀，以在去掉部分第二隔离结构300的同时加深凹槽501。本实施例中的凹槽501可以理解为位线接触孔。
46.如图8所示，去除第二掩模401后再沉积位线接触材料，从而在整个器件层上形成位线接触材料层。因此，本步骤中的位线接触材料层分布在第二隔离结构300的上方和层间电介质层800的上方。
47.如图9所示，去除层间电介质层800上方的位线接触材料，以在凹槽501内形成位线接触部900。本实施例具体实施时可通过化学机械平坦化或刻蚀等方式去除凹槽501外的所有位线接触材料，以仅在第二隔离结构300上的凹槽501内形成位线接触部900，最终能够使得位线接触部900上表面能够与层间电介质层800上表面平齐。因此，本公开一个或多个实施例能够形成图9示出的半导体器件结构。
48.如图9所示，本公开可通过一个或多个方法实施例形成半导体器件，该半导体器件包括但不限于半导体基底100、第一栅堆叠、第二栅堆叠、第一隔离结构200、第二隔离结构300及位线接触部900等。基于本实施例中的第二隔离结构300的设计，本公开能够提供一种防止第一栅堆叠与第二栅堆叠之间发生行锤效应的存储单元(memory cell)。
49.半导体基底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或者通过执行选择性外延生长(seg)获得的外延薄膜衬底，本公开可根据实际加工的需要进行相应的选择。本实施例能够在半导体基底100上形成有源区(act，activeregion)。
50.第一栅堆叠(例如图9中左侧的栅堆叠)设置于半导体基底100上。本实施例中的第一栅堆叠与第二栅堆叠结构相同，第一栅堆叠包括但不限于由外向内设置的绝缘层600和电极层700。绝缘层600包围在电极层700的外部，电极层700例如可以为金属钨(w)或氮化钛(tin)。绝缘层600例如可以是氧化层，例如二氧化硅(sio2)等。本实施例中的第一栅堆叠中的栅极可以是掩埋式栅极。
51.第二栅堆叠(例如图9中右侧的栅堆叠)设置于半导体基底100上，第二栅堆叠也包括由外向内设置的绝缘层600和电极层700。第二栅堆叠与第一栅堆叠结构相同，第二栅堆叠也包括由外向内设置的绝缘层600和电极层700。电极层700例如可以为金属钨(w)或氮化钛(tin)。绝缘层600例如可以是氧化层，例如二氧化硅(sio2)等。本实施例中的第二栅堆叠中的栅极可以是掩埋式栅极。
52.第一隔离结构200设置于半导体基底100上，环绕设置于第一栅堆叠和第二栅堆叠的周围。本实施例中的第一隔离结构200为浅沟道隔离结构。第一隔离结构200的材质例如
可以为二氧化硅(sio2)等。
53.第二隔离结构300设置于半导体基底100上，设置于第一栅堆叠与第二栅堆叠之间。第二隔离结构300材质可以与第一隔离结构200相同，例如二氧化硅(sio2)等。第一隔离结构200与第二隔离结构300可在同一工序中形成。本公开可以通过第二隔离结构300有效抑制相邻栅堆叠之间的行锤效应，例如可有效抑制图9中示出的第一栅堆叠与第二栅堆叠之间的行锤效应。
54.如图10所示，图10中示出的斜框部分可表示第二隔离结构300所在的位置。本实施例可在有源区act上设置有字线wl(wordline)和位线bl(bitline)，字线wl和位线bl相互交叉地设置，如上给出的一些实施例，本公开提供了与现有半导体器件不同的半导体器件结构和半导体器件的加工方法。
55.如图9所示，层间电介质层800设置于第一栅堆叠上和第二栅堆叠上，环绕设置于位线接触部900的周围。层间电介质层的材质例如可以是硅氮化物或者硅氧化物等等。
56.位线接触部900(bitlinecontact)设置于第二隔离结构300上。位线接触部900例如可以呈柱状或塞状等。位线接触部900的材质例如可以是金属钨(w)等导电材料。
57.如图9所示，在第一栅堆叠或者第二栅堆叠对应的晶体管被反复访问时，由于第二隔离结构300的存在，本实施例能够避免被反复访问的晶体管外产生的电荷移动到旁边的晶体管上，起到保护旁边的晶体管的作用，使与该相邻的晶体管连接的电容器内数据不受到影响，达到减弱甚至消除行锤效应的目的。
58.本公开适用于半导体存储器(memory semiconductor)等领域，例如本公开能够提供出一种抑制甚至避免行锤效应的动态随机存取存储器(dynamic random access memory，dram)单元结构。在dram结构中，上述的第一栅堆叠和第二栅堆叠均沿着与位线相交的方向延伸，可选地，两个栅堆叠的延伸方向与位线方向垂直。可见本公开的一个或者多个实施例还能够一种动态随机存取存储器，该动态随机存取存储器可包括本公开任一实施例中的半导体器件。
59.本公开的一个或多个实施例还能够一种电子设备，包括可包括本公开任一实施例提供的动态随机存取存储器。电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
60.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
61.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。