一种屏蔽栅沟槽场效应晶体管的制备方法与流程

1.本发明属于半导体制造领域，涉及一种屏蔽栅沟槽场效应晶体管的制备方法。


背景技术：

2.屏蔽栅沟槽场效应晶体管(shielding gate trench mosfet，简称sgt-mosfet)是一种先进的功率mosfet器件，其通过引入屏蔽栅电极，以降低器件栅漏交叠面积，进而可降低栅漏电容，达到提高器件开关速度，降低器件动态损耗的目的，可提高系统使用效率。
3.在现有技术的sgt-mosfet器件中，栅极包括位于上层的多晶硅栅电极及位于下层的多晶硅屏蔽栅电极，且将位于下层的多晶硅屏蔽栅电极与源极短接。其中，为了避免多晶硅屏蔽栅电极与其上部的多晶硅栅电极连接短路，在两者之间有一层中间氧化层，以用来保证上部的多晶硅栅电极与下部的多晶硅屏蔽栅电极之间的绝缘，从而中间氧化层的质量会在一定程度上影响sgt-mosfet器件的性能。
4.目前，关于sgt-mosfet器件中的中间氧化层的制备，依然存在工艺难控制、中间氧化层质量不稳定，中间氧化层的厚度受栅氧层的厚度限制的问题，从而影响sgt-mosfet器件中栅源漏电流(i
gss
)的电性能。
5.因此，提供一种屏蔽栅沟槽场效应晶体管的制备方法，实属必要。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽场效应晶体管的制备方法，用于解决现有技术中难以制备高质量、厚度可控的应用于sgt-mosfet器件的栅极中间氧化层的问题。
7.为实现上述目的及其他相关目的，本发明提供一种屏蔽栅沟槽场效应晶体管的制备方法，包括以下步骤：
8.提供表面具有外延层的衬底；
9.于所述外延层上形成硬掩模结构，所述硬掩模结构包括自下而上依次叠置的二氧化硅底层、氮化硅层及二氧化硅顶层；
10.图形化所述硬掩模结构，并刻蚀所述外延层形成沟槽；
11.于所述沟槽的侧壁形成场氧化层；
12.形成填充所述沟槽的多晶硅层；
13.进行平坦化处理，显露所述氮化硅层的表面；
14.在元胞区中，自上而下去除位于所述沟槽的侧壁上的部分所述场氧化层，使得所述场氧化层的顶面低于所述多晶硅层的表面，且在所述多晶硅层与所述沟槽的侧壁之间形成空隙；
15.形成二氧化硅保护层，所述二氧化硅保护层覆盖显露的所述沟槽的侧壁及显露的所述多晶硅层；
16.形成氮化硅覆盖层，所述氮化硅覆盖层填充所述空隙；
17.刻蚀所述氮化硅覆盖层，显露所述多晶硅层；
18.去除位于元胞区中的部分所述多晶硅层，形成位于所述沟槽底部的多晶硅屏蔽栅电极；
19.形成中间氧化层，所述中间氧化层覆盖所述多晶硅屏蔽栅电极，且所述多晶硅屏蔽栅电极与所述中间氧化层的交界面低于所述场氧化层与所述氮化硅覆盖层的交界面；
20.去除所述氮化硅覆盖层；
21.形成栅氧化层，所述栅氧化层覆盖显露的所述沟槽的侧壁；
22.于所述沟槽中形成多晶硅栅电极。
23.可选地，在去除位于元胞区中的部分所述多晶硅层时，形成的所述多晶硅屏蔽栅电极的顶面低于所述氮化硅覆盖层与所述场氧化层的交界面。
24.可选地，在去除位于元胞区中的部分所述多晶硅层时，形成的所述多晶硅屏蔽栅电极、所述氮化硅覆盖层与所述场氧化层的表面位于同一水平面；或在去除位于元胞区中的部分所述多晶硅层时，形成的所述多晶硅屏蔽栅电极的顶面高于所述氮化硅覆盖层与所述场氧化层的交界面。
25.可选地，形成所述中间氧化层的方法包括热氧化法，且通过控制热氧化法的工艺参数，使得所述多晶硅屏蔽栅电极与所述中间氧化层的交界面低于所述场氧化层与所述氮化硅覆盖层的交界面。
26.可选地，形成的所述中间氧化层的厚度大于所述栅氧化层的厚度。
27.可选地，形成的所述中间氧化层的厚度为
28.可选地，所述场氧化层的顶面低于所述多晶硅层的表面的深度范围为0.5μm-2.0μm。
29.可选地，形成的所述多晶硅栅电极的底面为水平面。
30.可选地，还包括以下步骤：
31.进行离子注入，分别于所述外延层中形成体区及源区；
32.形成二氧化硅绝缘层，所述二氧化硅绝缘层覆盖所述多晶硅栅电极；
33.形成层间介质层；
34.进行接触孔的刻蚀，形成分别与元胞区中的所述源区以及终端区的所述多晶硅层相接触的金属层；
35.形成覆盖所述金属层的钝化层，并图形化所述钝化层，形成焊盘窗口；
36.减薄所述衬底；
37.于减薄的所述衬底的表面形成漏极。
38.可选地，所述屏蔽栅沟槽场效应晶体管包括p型屏蔽栅沟槽场效应晶体管或n型屏蔽栅沟槽场效应晶体管。
39.如上所述，本发明的屏蔽栅沟槽场效应晶体管的制备方法，分步形成中间氧化层及栅氧化层，从而可形成形貌和质量较好的中间氧化层，且可以根据需要控制中间氧化层的厚度，使得制备中间氧化层的厚度不受栅氧化层的厚度的限制，从而可以调制sgt-mosfet器件的栅源电容(cgs)及栅漏电容(cgd)的大小，使得sgt-mosfet器件可适配不同的应用场景；另外，形貌及质量较好以及厚度可控的中间氧化层还可改善sgt-mosfet器件的栅源漏电(i
gss
)的电性能；从而本发明能够优化中间氧化层的形貌，极大的改善中间氧化层
的质量，且中间氧化层的厚度可控，以提升sgt-mosfet器件的电性能。
附图说明
40.图1显示为实施例中屏蔽栅沟槽场效应晶体管的制备工艺流程示意图。
41.图2显示为实施例中具有外延层的衬底的结构示意图。
42.图3显示为实施例中形成沟槽后的结构示意图。
43.图4显示为实施例中于沟槽的侧壁形成场氧化层后的结构示意图。
44.图5显示为实施例中形成填充沟槽的多晶硅层后的结构示意图。
45.图6显示为实施例中进行平坦化处理后的结构示意图。
46.图7显示为实施例中在元胞区去除部分场氧化层形成空隙后的结构示意图。
47.图8显示为实施例中形成二氧化硅保护层后的结构示意图。
48.图9显示为实施例中形成氮化硅覆盖层后的结构示意图。
49.图10显示为实施例中刻蚀氮化硅覆盖层显露多晶硅层后的结构示意图。
50.图11a～图11c显示为实施例中去除元胞区部分多晶硅层形成多晶硅屏蔽栅电极后的三种不同结构示意图。
51.图12显示为实施例中形成中间氧化层后的结构示意图。
52.图13显示为实施例中去除氮化硅覆盖层后的结构示意图。
53.图14显示为实施例中形成栅氧化层后的结构示意图。
54.图15显示为实施例中形成多晶硅栅电极后的结构示意图。
55.图16显示为实施例中进行离子注入形成体区后的结构示意图。
56.图17显示为实施例中进行离子注入形成源区后的结构示意图。
57.图18显示为实施例中形成二氧化硅绝缘层及层间介质层后的结构示意图。
58.图19显示为实施例中形成接触孔后的结构示意图。
59.图20显示为实施例中形成金属层后的结构示意图。
60.图21显示为实施例中形成具有焊盘窗口的钝化层后的结构示意图。
61.元件标号说明
62.100
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衬底
63.200
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外延层
64.301
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二氧化硅底层
65.302
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氮化硅层
66.303
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二氧化硅顶层
67.400
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沟槽
68.500
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场氧化层
69.600
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多晶硅层
70.601
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多晶硅屏蔽栅电极
71.602
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多晶硅栅电极
72.700
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二氧化硅保护层
73.800
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氮化硅覆盖层
74.900
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中间氧化层
75.110
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栅氧化层
76.120
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体区
77.130
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源区
78.140
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二氧化硅绝缘层
79.150
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层间介质层
80.160
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接触孔
81.171
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阻挡层
82.172
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第一金属层
83.173
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第二金属层
84.180
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钝化层
具体实施方式
85.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
86.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
87.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于
……
之间”表示包括两端点值。
88.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
89.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
90.如图1，本实施例提供一种屏蔽栅沟槽场效应晶体管的制备方法，通过分步形成中间氧化层及栅氧化层，从而可形成形貌和质量较好的中间氧化层，且可以根据需要控制中间氧化层的厚度，使得制备的中间氧化层的厚度不受栅氧化层的厚度的限制，从而可以调制sgt-mosfet器件的栅源电容(cgs)的大小及栅漏电容(cgd)，使得sgt-mosfet器件可适配不同的应用场景；另外，形貌及质量较好以及厚度可控的中间氧化层还可改善sgt-mosfet器件的栅源漏电(i
gss
)的电性能；从而本发明能够优化中间氧化层的形貌，极大的改善中间氧化层的质量，且中间氧化层的厚度可控，以提升sgt-mosfet器件的电性能。
91.作为示例，所述屏蔽栅沟槽场效应晶体管可包括p型屏蔽栅沟槽场效应晶体管或n
型屏蔽栅沟槽场效应晶体管，本实施例中，所述屏蔽栅沟槽场效应晶体管采用n型屏蔽栅沟槽场效应晶体管，但并非局限于此，本领域技术人员，根据实际需要，也可将所述屏蔽栅沟槽场效应晶体管设置为p型屏蔽栅沟槽场效应晶体管，此处不作过分限制。
92.如图2～图21，以下结合附图对本实施例的技术方案做进一步的介绍。
93.首先，如图2，执行步骤s1，提供表面具有外延层200的衬底100。
94.具体的，所述衬底100可采用n

型硅衬底，所述外延层200对应的可采用n-型外延层，关于所述衬底100及外延层200的厚度、制备及材质，此处不作过分限制。
95.接着，如图2，执行步骤s2，于所述外延层200上形成硬掩模结构，所述硬掩模结构包括自下而上依次叠置的二氧化硅底层301、氮化硅层302及二氧化硅顶层303。
96.具体的，可首先在所述外延层200的表面生长一层具有一定厚度的较薄的二氧化硅薄膜作为所述二氧化硅底层301，然后在所述二氧化硅底层301上淀积一定厚度的氮化硅作为所述氮化硅层302，最后再在所述氮化硅层302上淀积一层二氧化硅作为所述二氧化硅顶层303，从而形成自下而上依次叠置的二氧化硅-氮化硅-二氧化硅的硬掩模结构，以便于后续的工艺制备。关于所述二氧化硅底层301、氮化硅层302及二氧化硅顶层303的具体制备工艺及厚度此处不作过分限制。
97.接着，如图3，执行步骤s3，图形化所述硬掩模结构，并刻蚀所述外延层200形成沟槽400。
98.具体的，利用所述二氧化硅-氮化硅-二氧化硅作为硬掩模层，通过光刻，可定义需要制备的沟槽区域形貌，从而可刻蚀出所需的所述沟槽400。关于所述沟槽400的分布、尺寸及形貌此处不作过分限制。
99.接着，如图4，执行步骤s4，于所述沟槽400的侧壁形成场氧化层500。
100.具体的，所述沟槽400刻蚀完成后，可采用化学气相淀积或其它方法形成一层具有一定厚度的二氧化硅，以制备形成所述场氧化层500。关于所述场氧化层500厚度，可根据需要设置，此处不作过分限制。
101.接着，如图5，执行步骤s5，形成填充所述沟槽400的多晶硅层600。关于所述多晶硅层600形成方法、厚度，可根据需要设置，此处不作过分限制。
102.接着，如图6，执行步骤s6，进行平坦化处理，显露所述氮化硅层302的表面。
103.具体的，可对所述多晶硅层600先进行平坦化处理，以显露所述二氧化硅顶层303，而后对位于所述沟槽400中的所述多晶硅层600进行回刻后，再进行平坦化处理，直到显露所述氮化硅层302的表面。其中，平坦化处理可包括机械研磨或cmp，此处不作过分限制。
104.接着，如图7，执行步骤s7，在元胞区中，自上而下去除位于所述沟槽400的侧壁上的部分所述场氧化层500，使得所述场氧化层500的顶面低于所述多晶硅层600的表面，且在所述多晶硅层600与所述沟槽400的侧壁之间形成空隙。
105.作为示例，所述场氧化层500的顶面低于所述多晶硅层600的表面的深度范围可为0.5μm-2.0μm，如0.5μm1μm、1.2μm、1.5μm、2.0μm等任何范围内的值，以为后续制程提供空间。
106.接着，如图8，执行步骤s8，形成二氧化硅保护层700，所述二氧化硅保护层700覆盖显露的所述沟槽400的侧壁及显露的所述多晶硅层600。以通过所述二氧化硅保护层700对所述多晶硅层600及所述沟槽400进行保护，避免后续工艺的影响，关于所述二氧化硅保护
层700的厚度此处不作过分限制。
107.接着，如图9，执行步骤s9，形成氮化硅覆盖层800，所述氮化硅覆盖层800填充所述空隙。关于所述氮化硅覆盖层800的制备方法及厚度此处不作过分限制。
108.接着，如图10，执行步骤s10，刻蚀所述氮化硅覆盖层800，显露所述多晶硅层600。
109.具体的，由于所述多晶硅层600的表面具有所述二氧化硅保护层700，因此在去除所述氮化硅覆盖层800时，所述二氧化硅保护层700可作为刻蚀停止层，以对所述多晶硅层600进行保护。其中，刻蚀所述氮化硅覆盖层800方法，此处不作过分限制。
110.接着，执行步骤s11，去除位于元胞区中的部分所述多晶硅层600，形成位于所述沟槽400底部的多晶硅屏蔽栅电极601。
111.作为示例，如图11a，在去除位于元胞区中的所述多晶硅层600时，形成的所述多晶硅屏蔽栅电极601的顶面可低于所述氮化硅覆盖层800与所述场氧化层500的交界面，但并非局限于此，如图11b，在去除位于元胞区中的所述多晶硅层600时，形成的所述多晶硅屏蔽栅电极601、所述氮化硅覆盖层800与所述场氧化层500的表面可位于同一水平面；或如图11c，在去除位于元胞区中的所述多晶硅层600时，形成的所述多晶硅屏蔽栅电极601的顶面可高于所述氮化硅覆盖层800与所述场氧化层500的交界面。
112.具体的，在对位于元胞区中的所述多晶硅层600进行刻蚀时，当所述多晶硅屏蔽栅电极601的顶面低于所述氮化硅覆盖层800与所述场氧化层500的交界面时，可确保后续形成的中间氧化层900与所述多晶硅屏蔽栅电极601的交界面低于所述场氧化层500与所述氮化硅覆盖层800的交界面；当所述多晶硅屏蔽栅电极601的顶面等于所述氮化硅覆盖层800与所述场氧化层500的交界面时，可通过热氧化法形成所述中间氧化层900，从而可确保形成的所述中间氧化层900与所述多晶硅屏蔽栅电极601的交界面低于所述场氧化层500与所述氮化硅覆盖层800的交界面；当所述多晶硅屏蔽栅电极601的顶面高于所述氮化硅覆盖层800与所述场氧化层500的交界面时，可通过控制热氧化法的工艺参数，使得形成的所述中间氧化层900与所述多晶硅屏蔽栅电极601的交界面低于所述场氧化层500与所述氮化硅覆盖层800的交界面。从而在后续制备的多晶硅栅电极602与所述多晶硅屏蔽栅电极601之间可形成较厚的所述中间氧化层900，以优化所述中间氧化层900的形貌，极大的改善所述中间氧化层900的质量，且所述中间氧化层900的厚度可控，以提升sgt-mosfet器件的电性能。
113.接着，如图12，执行步骤s12，形成所述中间氧化层900，所述中间氧化层900覆盖所述多晶硅屏蔽栅电极601，且所述多晶硅屏蔽栅电极601与所述中间氧化层900的交界面低于所述场氧化层500与所述氮化硅覆盖层800的交界面。
114.作为示例，形成的所述中间氧化层900的厚度可为
115.具体的，所述中间氧化层900的厚度可通过控制热氧化的工艺参数进行调控，优选所述中间氧化层900的厚度为如及等任何范围内的值，此处不作过分限制。
116.接着，如图13，执行步骤s13，去除所述氮化硅覆盖层800。
117.接着，如图14，执行步骤s14，形成栅氧化层110，所述栅氧化层110覆盖显露的所述沟槽400的侧壁。
118.具体的，可继续在显露的所述沟槽400的上部生长一层二氧化硅，以形成具有一定厚度的所述栅氧化层110，其中，形成的所述中间氧化层900的厚度大于所述栅氧化层110的
厚度，所述栅氧化层110的制备方法可采用热氧化法，厚度可包括如如及等任何范围内的值，此处不作过分限制。
119.本实施例中，所述栅氧化层110及所述中间氧化层900分步形成，若两者采用一次性热氧化制备，虽然步骤简单且据有成本优势，但是对于炉管的工艺参数要求较高，如果炉管的工艺参数控制能力不足，工艺参数的些许飘动就会影响制备的中间氧化层的质量，从而影响sgt-mosfet器件的栅源漏电流(i
gss
)的电性能，而且中间氧化层的厚度还会受到栅氧厚度的限制。采用本实施例的制备方法则能够优化所述中间氧化层900的形貌，极大的改善所述中间氧化层900的质量，且所述中间氧化层900的厚度可控，以提升sgt-mosfet器件的电性能。
120.接着，如图15，执行步骤s15，于所述沟槽400中形成多晶硅栅电极602。
121.具体的，可通过多晶硅的淀积和刻蚀，以形成位于所述中间氧化层900上的所述多晶硅栅电极602，从而在所述沟槽400中形成自下而上的所述多晶硅屏蔽栅电极601、中间氧化层900及多晶硅栅电极602。
122.作为示例，形成的所述多晶硅栅电极602的底面为水平面。
123.具体的，通过控制所述中间氧化层900的厚度，使得形成的所述多晶硅栅电极602的底面为水平面，从而可避免在所述多晶硅栅电极602的底面边缘处形成小“尖角”形貌，以减小栅漏交叠面积，减小栅漏电容(c
gd
)，以提高所述屏蔽栅沟槽场效应晶体管的开启速度。
124.进一步的，参阅图16～图21，关于所述屏蔽栅沟槽场效应晶体管的制备方法，还可包括以下步骤：
125.如图16及图17，进行离子注入，分别于所述外延200中形成体区120及源区130，如进行p型离子注入，形成p型的所述体区120，而后进行n

的离子注入，形成n型的所述源区130。
126.如图18，形成二氧化硅绝缘层140，所述二氧化硅绝缘层140覆盖所述多晶硅栅电极602，以及如图18，形成层间介质层150，其中，所述层间介质层150可包括硼磷硅玻璃，但并非局限于此。
127.如图19及图20，进行接触孔160的刻蚀，形成分别与元胞区中的所述源区130以及终端区的所述多晶硅层600相接触的金属层，其中，所述金属层可包括阻挡层171，如ti/tin阻挡层、位于所述ti/tin阻挡层上的第一金属层172，如w金属层，以及位于所述第一金属层172上的第二金属层173，如alcu金属层等。
128.如图21，形成覆盖所述金属层的钝化层180，并图形化所述钝化层180，以形成焊盘窗口，以便于后续的电接触，其中，所述钝化层180可采用氮化硅钝化层，但并非局限于此。
129.进一步的，还可包括减薄所述衬底100的步骤，以及于减薄的所述衬底100的表面形成漏极的步骤，关于所述漏极的制备方法、厚度及材质，此处不作过分限制。
130.综上所述，本发明的屏蔽栅沟槽场效应晶体管的制备方法，分步形成中间氧化层及栅氧化层，从而可形成形貌和质量较好的中间氧化层，且可以根据需要控制中间氧化层的厚度，使得制备中间氧化层的厚度不受栅氧化层的厚度的限制，从而可以调制sgt-mosfet器件的栅源电容(cgs)及栅漏电容(cgd)的大小，使得sgt-mosfet器件可适配不同的应用场景；另外，形貌及质量较好以及厚度可控的中间氧化层还可改善sgt-mosfet器件的栅源漏电(i
gss
)的电性能；从而本发明能够优化中间氧化层的形貌，极大的改善中间氧化层
的质量，且中间氧化层的厚度可控，以提升sgt-mosfet器件的电性能。
131.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。