半导体器件的制作方法

1.本公开涉及半导体器件和制造其的方法，更具体地，涉及包括在垂直于衬底的方向上堆叠的半导体图案的半导体器件和制造其的方法。


背景技术：

2.为了满足消费者所要求的优异性能和低廉价格，提高半导体元件的集成度是有利的。在半导体元件的情况下，因为集成度是决定产品价格的重要因素，所以尤其需要提高的密度。
3.在常规的二维或平面半导体元件的情况下，集成度主要由例如单位存储单元所占据的区域中的元件密度决定，因此，集成度极大地受到精细图案形成技术的水平影响。然而，因为图案的进一步小型化需要超昂贵的设备，所以二维半导体元件的集成度在提高，但仍然是有限的。因此，已经提出了包括三维布置的半导体图案的半导体元件。


技术实现要素：

4.提供了具有改善的元件性能和可靠性的半导体器件的一些示例实施方式。
5.示例实施方式的方面还提供了制造具有改善的元件性能和可靠性的半导体器件的方法。
6.然而，示例实施方式的方面不限于这里阐述的方面。通过参照下面给出的详细说明，这些和其它示例实施方式对于本公开所属领域的普通技术人员将变得更加明显。
7.根据本公开的一方面，提供了一种半导体器件，其包括：多个半导体图案，在第一方向上间隔开；多个模制绝缘层，在所述多个半导体图案之间；多个硅化物图案，接触所述多个半导体图案；以及多个第一金属导电膜，在所述多个模制绝缘层之间并接触所述多个硅化物图案，其中每个硅化物图案包括面对所述多个半导体图案中的相应半导体图案的第一侧壁和面对所述多个第一金属导电膜中的相应第一金属导电膜的第二侧壁，硅化物图案的第一侧壁和硅化物图案的第二侧壁在第一方向上延伸，硅化物图案的第一侧壁和硅化物图案的第二侧壁是弯曲表面。
8.根据本公开的另一方面，提供了一种半导体器件，其包括：多个半导体图案，在第一方向上间隔开；多个模制绝缘层，在所述多个半导体图案之间；多个硅化物图案，接触所述多个半导体图案；多个侧延伸孔，由所述多个硅化物图案和所述多个模制绝缘层中的在第一方向上彼此相邻的相邻模制绝缘层限定，所述多个侧延伸孔在垂直于第一方向的第二方向上延伸；以及多个第一金属导电膜，在所述多个侧延伸孔中并连接到所述多个硅化物图案，其中每个硅化物图案包括面对所述多个半导体图案中的相应半导体图案的第一侧壁和面对所述多个第一金属导电膜中的相应第一金属导电膜的第二侧壁，每个侧延伸孔包括由相邻模制绝缘层限定的上表面和下表面以及由硅化物图案的第二侧壁限定的侧壁，在每个延伸孔中，侧延伸孔在第二方向上的宽度与侧延伸孔在第一方向上的高度之比是5或更大，每个硅化物图案在第二方向上的宽度在对应的高度相同。
9.根据本公开的另一方面，提供了一种半导体器件，其包括：多个模制绝缘层，在第一方向上间隔开；多个半导体图案，在所述多个模制绝缘层之间；在所述多个半导体图案上的多个栅电极，所述多个栅极在垂直于第一方向的第二方向上延伸；位线，在第一方向上延伸并连接到所述多个半导体图案；多个硅化物图案，接触所述多个半导体图案；多个侧延伸孔，由所述多个硅化物图案和所述多个模制绝缘层中的相邻模制绝缘层限定，所述多个侧延伸孔在垂直于第一方向和第二方向的第三方向上延伸；以及多个电容器，在所述多个侧延伸孔中并连接到所述多个硅化物图案，其中每个侧延伸孔包括由相邻模制绝缘层限定的上表面和下表面以及由所述多个硅化物图案中的相应硅化物图案限定的侧壁，每个硅化物图案不沿着侧延伸孔的上表面和侧延伸孔的下表面延伸，每个硅化物图案在第三方向上的宽度在对应高度相同。
10.根据本公开的另一方面，提供了一种制造半导体器件的方法，该方法包括：通过在第一方向上交替地堆叠模制绝缘层和半导体图案来形成模制结构，模制结构包括由半导体图案和相邻模制绝缘层限定的多个预侧延伸孔，所述多个预侧延伸孔在垂直于第一方向的第二方向上延伸；使用具有iva族或ivb族元素作为中心原子的还原剂沿着每个预侧延伸孔的轮廓形成籽晶金属膜；通过籽晶金属膜和半导体图案的硅化工艺在模制绝缘层之间形成多个硅化物图案；以及在预侧延伸孔的剩余部分中形成金属导电膜，金属导电膜连接到硅化物图案。
附图说明
11.通过参照附图详细描述其示例实施方式，所述示例实施方式和其它示例实施方式将变得更加明显，附图中：
12.图1是用于说明根据一些实施方式的半导体器件的图；
13.图2是用于说明结合有第一信息存储元件ds1的图1所示的半导体器件的图；
14.图3和图4是图2的部分p和部分q的放大图；
15.图5是用于说明根据一些实施方式的半导体器件的图；
16.图6和图7是图5的部分p和部分q的放大图；
17.图8是用于说明根据一些实施方式的半导体器件的图；
18.图9至图11是图8的部分r的放大示意图；
19.图12是用于说明根据一些实施方式的半导体器件的图；
20.图13是用于说明根据一些实施方式的半导体器件的图；
21.图14是示出根据一些实施方式的三维半导体器件的单元阵列的示意性电路图；
22.图15至图18分别是示出根据一些实施方式的三维半导体器件的透视图；
23.图19是示出根据一些实施方式的三维半导体器件的单元阵列的示意性电路图；
24.图20和图21分别是示出根据一些实施方式的三维半导体器件的透视图；
25.图22和图23分别是示出根据一些实施方式的三维半导体器件的透视图；
26.图24是用于说明根据一些实施方式的半导体器件的图；
27.图25是用于说明根据一些实施方式的半导体器件的图；
28.图26是用于说明根据一些实施方式的半导体器件的图；
29.图27是用于说明根据一些实施方式的半导体器件的图；
30.图28至图29和图32至图33是用于说明根据一些实施方式的制造半导体器件的方法的中间阶段图；
31.图30和图31是用于说明根据一些实施方式的制造半导体器件的方法的流程图；以及
32.图34是用于说明根据一些实施方式的制造半导体器件的方法的中间阶段图。
具体实施方式
33.尽管术语“第一”、“第二”、“第三”等在这里可以用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层、和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有脱离本公开的范围。
34.为了易于描述，诸如“在
……
之下”、“下部”、“在
……
之上”、“上部”等的空间关系术语在这里可以用于描述一个元件或特征的如图所示的与另外的(多个)元件或(多个)特征的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖器件在使用或操作中的其它不同取向。例如，如果图中的器件被翻转，则被描述为“在”其它元件或特征“之下”和/或“下方”的元件将取向“在”所述其它元件或特征“之上”。因此，示例术语“在
……
之下”和“在
……
下方”可以涵盖之上和之下两种取向。
35.图1是用于说明根据一些实施方式的半导体器件的图。图2是用于说明结合有第一信息存储元件ds1的图1所示的半导体器件的图。图3和图4是图2的部分p和部分q的放大图。
36.参照图1至图4，根据一些实施方式的半导体器件可以包括多个第一半导体图案sp1、多个第一模制绝缘层ild1、多个第一硅化物图案msc1和多个第一信息存储元件ds1。
37.多个第一模制绝缘层ild1可以放置在衬底sub上。每个第一模制绝缘层ild1可以在第三方向d3上彼此间隔开。第三方向d3可以是衬底sub的厚度方向。尽管示出了四个第一模制绝缘层ild1，但这只是为了便于说明，实施方式不限于此。例如，半导体器件可以包括比所示更多或更少的第一模制绝缘层ild1。
38.每个第一模制绝缘层ild1可以包括在第三方向d3上彼此相反的上表面ild1_us和下表面ild1_bs。多个第一模制绝缘层ild1可以包括在第三方向d3上彼此相邻的第一_1模制绝缘层ild1_1和第一_2模制绝缘层ild1_2。第一_1模制绝缘层ild1_1可以比第一_2模制绝缘层ild1_2更靠近衬底sub。第一_1模制绝缘层的上表面ild1_us可以面对第一_2模制绝缘层的下表面ild1_bs。
39.第一模制绝缘层ild1可以包括绝缘材料。第一模制绝缘层ild1可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和/或含碳的硅氮氧化物膜中的至少一种。作为示例，第一模制绝缘层ild1可以包括硅氧化物膜。
40.衬底sub可以包括半导体(例如，元素半导体和/或化合物半导体)。例如，在其中衬底sub包括硅的情况下，衬底sub可以是体硅或soi(绝缘体上硅)。在一些实施方式中，衬底sub可以是硅衬底，和/或可以包括但不限于其它材料，诸如硅锗、sgoi(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和/或锑化镓。在以下说明中，衬底sub将作为硅衬底被说明。
41.尽管位于最下部的第一模制绝缘层ild1被示出为与衬底sub接触，但是实施方式不限于此。例如，包括与第一模制绝缘层ild1不同的绝缘材料的蚀刻停止膜可以进一步放置在第一模制绝缘层ild1和衬底sub之间。
42.多个第一半导体图案sp1可以放置在沿第三方向d3彼此相邻的第一模制绝缘层ild1之间。每个第一半导体图案sp1可以被放置为在第三方向d3上彼此间隔开。
43.例如，多个第一半导体图案sp1可以放置在衬底sub上以在第三方向d3上间隔开。第一模制绝缘层ild1可以放置在沿第三方向d3彼此相邻的第一半导体图案sp1之间。尽管第一半导体图案sp1被示出为不在衬底sub和位于最下部的第一模制绝缘层ild1之间，但这只是为了便于说明，实施方式不限于此。
44.每个第一半导体图案sp1可以在第二方向d2上延伸。第二方向d2可以是垂直于第三方向d3的方向。第二方向d2可以与衬底sub的上表面对准(例如，平行)。第二方向d2和第三方向d3可以垂直于第一方向d1。
45.每个第一半导体图案sp1可以在第三方向d3上与彼此面对的第一模制绝缘层(例如第一_1模制绝缘层ild1_1)的上表面ild1_us的一部分和另一相邻的第一模制绝缘层(例如，第一_2模制绝缘层ild1_2)的下表面ild1_bs的一部分重叠。
46.第一半导体图案sp1可以包括例如半导体材料，诸如硅或硅锗。半导体材料可以包括元素半导体和/或化合物半导体。例如，在其中第一半导体图案sp1包括硅的情况下，第一半导体图案sp1可以包括多晶硅、多晶硅锗、单晶硅和/或单晶硅锗中的至少一种。在一些示例实施方式中，第一半导体图案sp1可以包括掺有p型杂质的半导体材料。在一些示例实施方式中，第一半导体图案sp1可以包括掺有n型杂质的半导体材料。在一些示例实施方式中，第一半导体图案sp1可以包括未掺杂的半导体材料。这里，术语“未掺杂的半导体材料”是指不包括人工掺杂的p型或n型杂质的半导体材料。例如，未掺杂的半导体可以包括没有掺杂的p型或n型杂质的本征化合物半导体。
47.多个第一硅化物图案msc1可以放置在沿第三方向d3彼此相邻的第一模制绝缘层ild1之间。例如，每个第一硅化物图案msc1可以形成在每个第一半导体图案sp1上。第一硅化物图案msc1可以接触第一半导体图案sp1。
48.第一硅化物图案msc1可以形成在相邻的第一模制绝缘层ild1之间的第一半导体图案sp1上。在一些示例实施方式中，第一硅化物图案msc1可以接触彼此面对的第一模制绝缘层(例如第一_1模制绝缘层ild1_1)的上表面ild1_us和另一相邻的第一模制绝缘层(例如，第一_2模制绝缘层ild1_2)的下表面ild1_bs，但不沿着它们延伸。备选地，在相邻的第一模制绝缘层ild1之间的空间中，第一硅化物图案msc1可以仅形成在第一半导体图案sp1上。
49.每个第一硅化物图案msc1可以包括在第三方向d3上延伸的第一侧壁msc1_sl和第二侧壁msc1_s2。第一硅化物图案的第一侧壁msc1_s1面对第一半导体图案sp1。例如，第一硅化物图案msc1和第一半导体图案sp1之间的接触表面可以是第一硅化物图案的第一侧壁msc1_s1。第一硅化物图案的第二侧壁msc1_s2面对第一信息存储元件ds1的第一下导电膜cl1_b。
50.第一硅化物图案的第一侧壁msc1_s1和第一硅化物图案的第二侧壁msc1_s2可以分别包括弯曲表面。例如，每个第一硅化物图案的第一侧壁msc1_s1和第二侧壁msc1_s2可
以包括朝向第一半导体图案sp1凸出的弯曲表面。
51.在图1、图3和图4中，多个第一硅化物图案msc1可以包括在彼此不同的高度放置在衬底sub之上的第一_1硅化物图案msc1_1和第一_2硅化物图案msc1_2。第一_1硅化物图案msc1_1和第一_2硅化物图案msc1_2中的每个包括朝向第一半导体图案sp1凸出的第一侧壁msc1_s1和第二侧壁msc1_s2。
52.在彼此对应的点处，放置在距衬底sub不同高度的第一硅化物图案msc1在第二方向d2上的宽度可以相同。例如，与位于第一_1硅化物图案msc1_1之下的第一模制绝缘层的上表面ild1_us间隔一高度h11的第一点以及与位于第一_2硅化物图案msc1_2之下的第一模制绝缘层的上表面ild1_us间隔一高度h11的第二点可以是彼此对应的点。
53.第一_1硅化物图案msc1_1在第一_1硅化物图案msc1_1的第一点处在第二方向d2上的宽度t21可以与第一_2硅化物图案msc1_2在第一_2硅化物图案msc1_2的第二点处在第二方向d2上的宽度t22相同。在一些实施方式中，当第一硅化物图案msc1在第二方向d2上的宽度的变化量为50％或更小时，第一硅化物图案msc1在彼此对应的点处在第二方向d2上的宽度可以被认为是相同的。例如，在沿第三方向d3放置的多个第一硅化物图案msc1的彼此对应的点处，第一_1硅化物图案msc1_1在第二方向d2上的宽度可以具有一最大值，并且第一_2硅化物图案msc1_2在第二方向d2上的宽度可以具有一最小值。此时，第一_2硅化物图案msc1_2在第二方向d2上的宽度(例如，最小值)与第一_1硅化物图案msc1_1在第二方向d2上的宽度(例如，最大值)之比可以大于或等于0.5。
54.在根据一些实施方式的半导体器件中，每个第一硅化物图案msc1在第二方向d2上的宽度t21和t22可以随着其远离衬底sub而是恒定的。
55.在图3中，第一_1硅化物图案msc1_1在第二方向d2上的宽度t21可以随着其远离位于第一_1硅化物图案msc1_1之下的第一模制绝缘层的上表面ild1_us而是恒定的。
56.在图4中，第一_2硅化物图案msc1_2在第二方向d2上的宽度t22可以随着其远离位于第一_2硅化物图案msc1_2之下的第一模制绝缘层的上表面ild1_us而是恒定的。
57.第一硅化物图案msc1可以包括金属的硅化材料(金属-硅化合物)或金属氮化物的硅化材料(金属氮化物-硅化合物)。第一硅化物图案msc1可以包括例如但不限于钛(ti)、铌(nb)、钼(mo)、钨(w)和/或钴(co)的硅化材料中的至少一种。
58.在一些实施方式中，第一硅化物图案msc1可以包括位于将在图30和图31中说明的还原剂的中心的iva族或ivb族元素。然而，这仅是示例实施方式，在一些其它示例中，第一硅化物图案msc1不包括位于在图30和图31中说明的还原剂的中心的iva族或ivb族元素。
59.多个第一侧延伸孔leh1可以被限定在沿第三方向d3彼此相邻的第一模制绝缘层ild1之间。每个第一侧延伸孔leh1可以在第二方向d2上延伸。第一侧延伸孔leh1可以从第一硅化物图案msc1延伸到第一模制绝缘层ild1的端部。
60.例如，每个第一侧延伸孔leh1可以由彼此相邻的第一模制绝缘层ild1和在第一模制绝缘层ild1之间的第一硅化物图案msc1限定。
61.第一侧延伸孔leh1的上表面和第一侧延伸孔leh1的下表面可以由在第三方向d3上彼此相邻的第一模制绝缘层ild1限定。例如，第一侧延伸孔leh1的上表面可以由第一模制绝缘层的下表面ild1_bs限定，第一侧延伸孔leh1的下表面可以由第一模制绝缘层的上表面ild1_us限定。第一侧延伸孔leh1的侧壁可以由第一硅化物图案的第二侧壁msc1_s2限
定。
62.第一硅化物图案msc1不沿着第一侧延伸孔leh1的上表面和第一侧延伸孔leh1的下表面延伸。
63.在根据一些实施方式的半导体器件中，在每个第一侧延伸孔leh1中，第一侧延伸孔leh1在第二方向d2上的宽度w1(例如，在相邻的第一模制绝缘层ild1的端部和第二侧壁msc1_s2上的最远点之间的宽度)与第一侧延伸孔leh1在第三方向d3上的高度h1之比可以是5或更大。
64.多个第一信息存储元件ds1可以放置在每个第一侧延伸孔leh1中。每个第一信息存储元件ds1可以接触第一硅化物图案msc1。
65.第一信息存储元件ds1可以是能够存储数据的存储元件。例如，每个第一信息存储元件ds1可以是使用电容器的存储元件、使用磁隧道结图案的存储元件和/或使用包括相变材料的可变电阻器的存储元件。作为示例，每个第一信息存储元件ds1可以是电容器。
66.多个第一信息存储元件ds1可以包括第一电容器电介质膜dl1、第一上导电膜cl1_u和多个第一下导电膜cl1_b。每个第一信息存储元件ds1可以包括放置在每个第一侧延伸孔leh1中的第一下导电膜cl1_b、第一电容器电介质膜dl1和第一上导电膜cl1_u。每个第一侧延伸孔leh1中的第一信息存储元件ds1可以通过第一上导电膜cl1_u的放置在第一侧延伸孔leh1外部的部分连接。
67.每个第一下导电膜cl1_b可以放置在沿第三方向d3彼此相邻的第一模制绝缘层ild1之间。第一下导电膜cl1_b可以连接到第一硅化物图案msc1。第一下导电膜cl1_b可以接触第一硅化物图案msc1。
68.第一下导电膜cl1_b放置在第一侧延伸孔leh1中。第一下导电膜cl1_b可以沿着第一侧延伸孔leh1的上表面、第一硅化物图案msc1的第二侧壁msc1_s2和第一侧延伸孔leh1的下表面延伸。第一下导电膜cl1_b可以沿着第一侧延伸孔leh1的轮廓延伸。
69.放置在第一侧延伸孔leh1中的第一下导电膜cl1_b彼此分隔开。因为在第三方向d3上彼此相邻的第一下导电膜cl1_b被第一模制绝缘层ild1分隔开，所以在第三方向d3上彼此相邻的第一下导电膜cl1_b不连接。
70.在根据一些实施方式的半导体器件中，第一侧延伸孔leh1的上表面上的第一下导电膜cl1_b的厚度t11可以与第一侧延伸孔leh1的侧壁上的第一下导电膜cl1_b的厚度t12相同。例如，第一下导电膜cl1_b可以沿着第一侧延伸孔leh1的轮廓以均匀的厚度形成。
71.第一电容器电介质膜dl1可以放置在第一下导电膜cl1_b上。第一上导电膜cl1_u可以放置在第一电容器电介质膜dl1上。第一电容器电介质膜dl1和第一上导电膜cl1_u可以依次放置在第一下导电膜cl1_b上。
72.例如，放置在每个第一侧延伸孔leh1上的第一电容器电介质膜dl1和第一上导电膜cl1_u可以彼此连接。
73.第一下导电膜cl1_b和第一上导电膜cl1_u可以包括例如但不限于掺杂的半导体材料、导电的金属氮化物(例如，钛氮化物、钽氮化物、铌氮化物和/或钨氮化物)、金属(例如，钌、铱、钛、铌、钨、钴、钼和/或钽)和/或导电的金属氧化物(例如，铱氧化物和/或铌氧化物)。作为示例，第一下导电膜cl1_b可以包括导电的金属氮化物、金属和/或导电的金属氧化物中的至少一种。导电的金属氮化物、金属和导电的金属氧化物可以被包括在金属导电
膜中。
74.第一电容器电介质膜dl1可以包括例如高介电常数材料(例如，铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐和/或其组合)。在根据一些实施方式的半导体器件中，第一电容器电介质膜dl1可以包括其中依次堆叠锆氧化物、铝氧化物和锆氧化物的堆叠膜结构。在根据一些实施方式的半导体器件中，第一电容器电介质膜dl1可以包括铪(hf)氧化物。
75.图5是用于说明根据一些实施方式的半导体器件的图。图6和图7是图5的部分p和部分q的放大图。为了便于说明，将主要说明与使用图1至图4说明的内容的不同之处。
76.参照图5至图7，在根据一些实施方式的半导体器件中，每个第一硅化物图案msc1在第二方向d2上的宽度t21和t22可以随着其远离衬底sub而增大然后减小。
77.第一_1硅化物图案msc1_1在第二方向d2上的宽度t21可以随着其远离位于第一_1硅化物图案msc1_1之下的第一模制绝缘层的上表面ild1_us而增大然后减小。
78.第一_2硅化物图案msc1_2在第二方向d2上的宽度t22可以随着其远离位于第一_2硅化物图案msc1_2之下的第一模制绝缘层的上表面ild1_us而增大然后减小。
79.在第一_1硅化物图案msc1_1和第一_2硅化物图案msc1_2的对应点处，第一_1硅化物图案msc1_1在第二方向d2上的宽度t21可以与第一_2硅化物图案msc1_2在第二方向d2上的宽度t22相同。
80.图8是用于说明根据一些实施方式的半导体器件的图。图9至图11是图8的部分r的放大示意图。为了便于说明，将主要说明与使用图1至图4说明的内容的不同之处。
81.参照图8至图11，第一侧延伸孔leh1的上表面上的第一下导电膜cl1_b的厚度t11比第一侧延伸孔leh1的侧壁上的第一下导电膜cl1_b的厚度t12厚。
82.在图8和图9中，第一下导电膜cl1_b可以包括第一_1下导电膜cl1_b1和第一_2下导电膜cl1_b2。
83.第一_1下导电膜cl1_b1和第一_2下导电膜cl1_b2可以依次放置在第一模制绝缘层ild1上。第一_1下导电膜cl1_b1可以放置在第一_2下导电膜cl1_b2和第一模制绝缘层ild1之间。第一_1下导电膜cl1_b1可以包括在第一硅化物图案msc1的金属硅化物中包含的金属。在制造工艺中，第一_1下导电膜cl1_b1可以是在用于形成第一硅化物图案msc1的硅化工艺之后保留的导电膜。
84.在图9中，第一_1下导电膜cl1_b1可以沿着第一模制绝缘层的上表面ild1_us延伸。然而，第一_1下导电膜cl1_b1不沿着第一硅化物图案的第二侧壁msc1_s2延伸。例如，第一_1下导电膜cl1_b1可以接触第一硅化物图案的第二侧壁msc1_s2，但是可以保持距第一模制绝缘层的上表面ild1_us的高度。
85.在图10中，第一_1下导电膜cl1_b1可以沿着第一硅化物图案的第二侧壁msc1_s2延伸。此时，第一模制绝缘层的上表面ild1_us上的第一_1下导电膜cl1_b1的厚度可以比第一硅化物图案的第二侧壁msc1_s2上的第一_1下导电膜cl1_b1的厚度厚。
86.在图11中，第一下导电膜cl1_b可以进一步包括放置在第一_1下导电膜cl1_b1和第一_2下导电膜cl1_b2之间的第一_3下导电膜cl1_b3。第一_3下导电膜cl1_b3可以沿着第一_2下导电膜cl1_b2的轮廓放置。第一_3下导电膜cl1_b3可以包括例如通过对第一_1下导
电膜cl1_b1中包含的金属进行氮化而获得的金属氮化物。尽管第一_1下导电膜cl1_b1被示出为沿着第一硅化物图案的第二侧壁msc1_s2延伸，但这只是为了便于说明，实施方式不限于此。例如，与图11所示不同，第一_1下导电膜cl1_b1可以如图9中那样保持距第一模制绝缘层的上表面ild1_us的高度。
87.图12是用于说明根据一些实施方式的半导体器件的图。为了便于说明，将主要说明与使用图1至图4说明的内容的不同之处。
88.参照图12，根据一些实施方式的半导体器件可以包括完全填充第一侧延伸孔leh1的多个第一导电膜cl1。
89.每个第一导电膜cl1可以放置在沿第三方向d3彼此相邻的第一模制绝缘层ild1之间。每个第一导电膜cl1可以完全填充由在第三方向d3上彼此相邻的第一模制绝缘层ild1限定的第一侧延伸孔leh1。
90.每个第一导电膜cl1可以接触设置在第一模制绝缘层ild1之间的第一硅化物图案msc1。
91.放置在第一侧延伸孔leh1中的第一导电膜cl1可以是布线结构wrs。布线结构wrs可以代替第一信息存储元件(图2的ds1)。每个第一侧延伸孔leh1中的布线结构wrs可以通过第一导电膜cl1的位于第一侧延伸孔leh1外部的部分连接，但不限于此。
92.第一导电膜cl1可以包括但不限于例如掺杂的半导体材料、导电的金属氮化物、金属、导电的金属氧化物和/或类似物。
93.图13是用于说明根据一些实施方式的半导体器件的图。为了便于说明，将主要说明与使用图12说明的内容的不同之处。
94.参照图13，在根据一些实施方式的半导体器件中，第一导电膜cl1可以包括第一阻挡导电膜cl1_bm和在第一阻挡导电膜cl1_bm上的第一填充导电膜cl1_fl。
95.第一阻挡导电膜cl1_bm可以接触第一硅化物图案msc1。第一阻挡导电膜cl1_bm可以沿着第一侧延伸孔leh1的轮廓延伸。第一阻挡导电膜cl1_bm沿着第一模制绝缘层的上表面ild1_us、第一硅化物图案的第二侧壁msc1_s2和第一模制绝缘层的下表面ild1_bs延伸。
96.第一导电膜cl1可以包括由第一阻挡导电膜cl1_bm限定的填充凹陷fill_r。第一填充导电膜cl1_fl可以填充填充凹陷fill_r。
97.作为示例，第一侧延伸孔leh1的上表面上的第一阻挡导电膜cl1_bm的厚度t13可以与第一侧延伸孔leh1的侧壁上的第一阻挡导电膜cl1_bm的厚度t14相同。
98.作为另一示例，第一侧延伸孔leh1的上表面上的第一阻挡导电膜cl1_bm的厚度t13可以比第一侧延伸孔leh1的侧壁上的第一阻挡导电膜cl1_bm的厚度t14厚。在这种情况下，第一阻挡导电膜cl1_bm可以具有与使用图9至图11说明的结构和/或成分类似的结构和/成分。
99.图14是示出根据一些实施方式的三维半导体器件的单元阵列的示意性电路图。
100.参照图14，根据一些实施方式的三维半导体器件的单元阵列ca可以包括多个子单元阵列sca。子单元阵列sca可以沿第二方向d2排列。
101.每个子单元阵列sca可以包括多条位线bl、多条字线wl和多个存储单元晶体管mct。一个存储单元晶体管mct可以放置在一条字线wl和一条位线bl之间。
102.位线bl可以是在垂直于衬底的方向(例如，第三方向d3)上延伸的导电图案(例如，
金属导电线)。一个子单元阵列sca中的位线bl可以在第一方向d1上排列。彼此相邻的位线bl可以在第一方向d1上彼此间隔开。
103.字线wl可以是在第三方向d3上堆叠在衬底上的导电图案(例如，金属导电线)。每条字线wl可以在第一方向d1上延伸。彼此相邻的字线bl可以在第三方向d3上彼此间隔开。
104.存储单元晶体管mct的栅极可以连接到字线wl，存储单元晶体管mct的第一源极/漏极可以连接到位线bl。存储单元晶体管mct的第二源极/漏极可以连接到第二信息存储元件ds2。例如，第二信息存储元件ds2可以是电容器。存储单元晶体管mct的第二源极/漏极可以连接到电容器的下电极。
105.图15至图18分别是示出根据一些实施方式的三维半导体器件的透视图。
106.参照图14和图15，使用图14说明的多个子单元阵列sca之一可以提供在衬底sub上。
107.例如，包括第一至第三层l1、l2和l3的堆叠结构ss可以提供在衬底sub上。堆叠结构ss的第一至第三层l1、l2和l3可以在垂直方向(例如，第三方向d3)上彼此间隔开。第一至第三层l1、l2和l3中的每个可以包括多个第二半导体图案sp2、多个第二信息存储元件ds2和栅电极ge。
108.第二半导体图案sp2可以具有在第二方向d2上延伸的线形或条形。第二半导体图案sp2可以包括诸如硅、锗或硅锗的半导体材料。作为示例，第二半导体图案sp2可以包括多晶硅、多晶硅锗、单晶硅和/或单晶硅锗中的一种。
109.每个第二半导体图案sp2可以包括沟道区ch、第一杂质区sd1和第二杂质区sd2。沟道区ch可以插置在第一杂质区sd1和第二杂质区sd2之间。沟道区ch可以对应于使用图14说明的存储单元晶体管mct的沟道。第一杂质区sd1和第二杂质区sd2可以分别对应于使用图14说明的存储单元晶体管mct的第一源极/漏极和第二源极/漏极。
110.第一杂质区sd1和第二杂质区sd2可以是第二半导体图案sp2中的掺有杂质的区域。因此，第一杂质区sd1和第二杂质区sd2可以具有n型或p型导电类型。第一杂质区sd1可以与第二半导体图案sp2的第一端相邻地形成，第二杂质区sd2可以与第二半导体图案sp2的第二端相邻地形成。第二端可以在第二方向d2上与第一端相对。
111.第二信息存储元件ds2可以连接到第二半导体图案sp2的第二端。第二信息存储元件ds2可以连接到第二半导体图案sp2的第二杂质区sd2。第二信息存储元件ds2可以是可存储数据的存储元件。每个第二信息存储元件ds2可以是使用电容器的存储元件、使用磁隧道结图案的存储元件或使用包括相变材料的可变电阻器的存储元件。作为示例，每个第二信息存储元件ds2可以是电容器。
112.栅电极ge可以具有在第一方向d1上延伸的线形或条形。栅电极ge可以沿第三方向d3彼此间隔开。每个栅电极ge可以在第一方向d1上跨越单个层内的第二半导体图案sp2延伸。例如，栅电极ge可以是水平的和/或等同于使用图14说明的字线wl。
113.栅电极ge可以包括导电材料。作为示例，栅电极ge可以包括但不限于掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电的金属氮化物(钛氮化物、钽氮化物等)、金属(钨、钛、钽等)和金属半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的至少一种。
114.在垂直方向(例如，第三方向d3)上延伸的多条位线bl可以提供在衬底sub上。每条位线bl可以具有在垂直方向(例如，第三方向d3)上延伸的线形和/或柱形。位线bl可以沿第
一方向d1排列。每条位线bl可以电连接到垂直堆叠的第二半导体图案sp2的第一杂质区sd1。
115.位线bl可以包括导电材料，并且可以包括例如但不限于掺杂的半导体材料、导电的金属氮化物、金属和金属半导体化合物中的至少一种。位线bl可以是使用图14说明的垂直位线bl。
116.第一至第三层l1、l2和l3当中的第一层l1将代表性地被详细说明。第一层l1的第二半导体图案sp2可以在第一方向d1上排列。第一层l1的第二半导体图案sp2可以位于彼此相同的水平。第一层l1的栅电极ge可以在第一方向d1上跨越第一层l1的第二半导体图案sp2延伸。例如，第一层l1的栅电极ge可以提供在第二半导体图案sp2的上表面上。
117.尽管未示出，但是栅极绝缘膜可以插置在栅电极ge和沟道区ch之间。栅极绝缘膜可以包括高介电常数绝缘膜、硅氧化物膜、硅氮化物膜和/或硅氮氧化物膜中的至少一种。作为示例，高介电常数绝缘膜可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和/或铅锌铌酸盐中的至少一种。
118.每条位线bl可以连接到第一层l1的第二半导体图案sp2的第一端。作为示例，位线bl可以直接连接到第一杂质区sd1。作为另一示例，位线bl可以通过金属硅化物电连接到第一杂质区sd1。第二层l2和第三层l3的具体说明可以与上述第一层l1的具体说明基本相同。
119.尽管未示出，但是堆叠结构ss中的空的空间可以填充有绝缘材料。例如，绝缘材料可以包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。电连接到子单元阵列sca的布线层可以放置在堆叠结构ss上。
120.尽管未示出，但是操作子单元阵列sca的外围电路可以形成在衬底sub上。外围电路和子单元阵列可以使用前述布线层来连接。
121.在下文中，在图16至图18所示的实施方式中，将省略与先前参照图14和图15说明的技术特征重叠的技术特征的详细说明，并且将详细说明不同之处。
122.参照图14和图16，栅电极ge可以包括在第二半导体图案sp2的上表面上的第一栅电极ge1和在第二半导体图案sp2的下表面上的第二栅电极ge2。
123.例如，在根据一些实施方式的半导体器件中，存储单元晶体管可以是其中栅电极ge提供在沟道区ch两侧的双栅晶体管。
124.参照图14和图17，栅电极ge可以围绕第二半导体图案sp2的沟道区ch。栅电极ge可以提供在沟道区ch的上表面、底表面和至少两个侧壁上。
125.例如，在根据一些实施方式的半导体器件中，存储单元晶体管可以是其中栅电极ge围绕沟道区ch的全环绕栅晶体管。
126.在一些示例实施方式中，栅电极ge可以包括在图16中说明的第一栅电极ge1和第二栅电极ge2、以及连接第一栅电极ge1和第二栅电极ge2的连接栅电极。连接栅电极可以放置在被放置为在相同水平沿第一方向d1间隔开的第二半导体图案sp2之间。
127.参照图14和图18，从平面的视角来看，第二半导体图案sp2可以具有闭环形状。例如，第二半导体图案sp2可以具有环形形状，或者第二半导体图案sp2也可以具有拥有矩形形状的环形形状，该矩形形状具有倒角外周表面。
128.此外，栅电极ge可以包括在第二半导体图案sp2的上表面上的第一栅电极ge1和/
或在第二半导体图案sp2的下表面上的第二栅电极ge2。尽管未示出，但是栅电极ge还可以包括在被放置为在相同水平沿第一方向d1间隔开的第二半导体图案sp2之间连接第一栅电极ge1和第二栅电极ge2的连接栅电极。
129.图19是示出根据一些实施方式的三维半导体器件的单元阵列的示意性电路图。为了便于说明，将主要说明与使用图14说明的内容的不同之处。
130.位线bl可以是在第三方向d3上堆叠在衬底上的导电图案(例如，金属导电线)。每条位线bl可以在第一方向d1上延伸。彼此相邻的位线bl可以在第三方向d3上彼此间隔开。
131.字线wl可以包括在垂直于衬底的方向(例如，第三方向d3)上延伸的导电图案(例如，金属导电线)。一个子单元阵列sca内的字线wl可以在第一方向d1上排列。彼此相邻的字线wl可以在第一方向d1上彼此间隔开。
132.图20和图21分别是示出根据一些实施方式的三维半导体器件的透视图。图20和图21可以对应于使用图19说明的电路图。为了便于说明，将主要说明与使用图15说明的内容的不同之处。
133.参照图19和图20，栅电极ge可以具有在第三方向d3上延伸的线形和/或条形。栅电极ge可以沿第一方向d1彼此间隔开。每个栅电极ge可以在第三方向d3上跨越沿第三方向d3堆叠的第二半导体图案sp2延伸。栅电极ge可以放置在第二半导体图案sp2的侧壁上。例如，该侧壁可以连接第二半导体图案sp2的上表面和下表面。
134.在第一方向d1上延伸的多条位线bl可以提供在衬底sub上。每条位线bl可以具有在第一方向d1上延伸的线形和/或柱形。位线bl可以沿第三方向d3彼此间隔开。每条位线bl可以在对应的高度电连接到第二半导体图案sp2的第一杂质区sd1。
135.参照图19和图21，栅电极ge可以包括放置在第二半导体图案sp2的两个侧壁上的第一栅电极ge1和第二栅电极ge2。
136.例如，第二半导体图案sp2的两个侧壁可以连接第二半导体图案sp2的上表面和下表面。
137.图22和图23分别是示出根据一些实施方式的三维半导体器件的透视图。为了便于说明，将主要说明与使用图16说明的内容的不同之处。
138.作为参考，尽管图22和图23中的每个被示出为使用了图16，但是实施方式不限于此。图22和图23的子单元阵列sca的结构当然可以具有以上例如在图15、图17、图18、图20和图21中说明的结构。
139.参照图22，外围电路区per可以提供在衬底sub上。
140.根据一些实施方式，外围电路区per可以包括用于操作三维半导体器件的电路。例如，外围电路区per可以包括提供在衬底sub上的外围晶体管(未示出)。
141.以上说明的子单元阵列sca可以放置在外围电路区per上。例如，包括第一至第三层l1、l2和l3的堆叠结构ss可以放置在外围电路区per上。
142.电连接到子单元阵列sca的布线层可以例如通过穿透接触电连接到外围电路区per。
143.参照23，子单元阵列sca可以提供在衬底sub上。外围电路区per可以放置在子单元阵列sca上。
144.如上所述，外围电路区per可以包括用于操作子单元阵列sca的电路。
145.作为示例，外围电路区per可以通过例如穿透接触电连接到子单元阵列sca。
146.作为另一示例，外围电路区per可以包括外围电路布线层，其电连接到用于操作子单元阵列sca的电路。电连接到子单元阵列sca的布线层可以被放置为面对外围电路区per的外围电路布线层。电连接到子单元阵列sca的布线层可以使用例如晶片接合方法电连接到外围电路区per的外围电路布线层。
147.图24是用于说明根据一些实施方式的半导体器件的图。作为参考，图24是示例截面图，在该截面图中，图16和图17中的在第三方向d3上堆叠的第二半导体图案sp2的部分沿第二方向d2被截取。尽管图24被示出为使用了图16或图17，但是实施方式不限于此。图24的第二半导体图案sp2的结构当然可以具有以上例如在图15、图18、图20和图21中说明的结构。
148.作为参考，将简要说明图24的说明中可与使用图1至图4说明的内容重复的内容。
149.参照图24，根据一些实施方式的半导体器件可以包括多个第二半导体图案sp2、多个第二模制绝缘层ild2、多个栅电极ge、多个第二_1硅化物图案msc21、多个第二_2硅化物图案msc22、多个第二信息存储元件ds2和位线bl。
150.多个第二模制绝缘层ild2可以放置在衬底sub上。每个第二模制绝缘层ild2可以在第三方向d3上彼此间隔开。每个第二模制绝缘层ild2可以包括在第三方向d3上彼此相反的上表面ild2_us和下表面ild2_bs。
151.因为多个第二模制绝缘层ild2的说明可以与使用图1至图4说明的多个第一模制绝缘层ild1的说明基本相同，所以下面将不提供其说明。
152.多个第二半导体图案sp2可以放置在沿第三方向d3彼此相邻的第二模制绝缘层ild2之间。每个第二半导体图案sp2可以在第三方向d3上彼此间隔开。
153.每个第二半导体图案sp2可以在第二方向d2上延伸。每个第二半导体图案sp2可以与在第三方向d3上彼此面对的第二模制绝缘层的上表面ild2_us的一部分和另一相邻的第二模制绝缘层的下表面ild2_bs的一部分重叠。每个第二半导体图案sp2可以包括在第三方向d3上彼此相反的上表面sp2_us和下表面sp2_bs。
154.多个栅电极ge可以放置在沿第三方向d3彼此相邻的第二模制绝缘层ild2之间。每个栅电极ge可以放置在每个第二半导体图案sp2上。在一些实施方式中，每个栅电极ge可以在第一方向d1上延伸。
155.栅电极ge可以包括放置在第二半导体图案sp2的上表面sp2_us上的第一栅电极ge1和放置在第二半导体图案sp2的下表面sp2_bs上的第二栅电极ge2。第一栅电极ge1可以是上栅电极，第二栅电极ge2可以是下栅电极。每个第二半导体图案sp2可以放置在第一栅电极ge1和第二栅电极ge2之间。
156.栅极绝缘膜gi可以放置在第一栅电极ge1和第二半导体图案sp2之间以及在第一栅电极ge1和第二模制绝缘层ild2之间。栅极绝缘膜gi可以放置在第二栅电极ge2和第二半导体图案sp2之间以及在第二栅电极ge2和第二模制绝缘层ild2之间。尽管栅极绝缘膜gi被示出为放置在第一栅电极ge1的沿第三方向d3延伸的侧壁和第二栅电极ge2的沿第三方向d3延伸的侧壁上，但是实施方式不限于此。
157.栅极绝缘膜gi可以包括例如高介电常数绝缘膜、硅氧化物膜、硅氮化物膜和/或硅氮氧化物膜中的至少一种。
158.多个第二_1硅化物图案msc21和多个第二_2硅化物图案msc22可以放置在相邻的第二模制绝缘层ild2之间。每个第二_1硅化物图案msc21接触第二半导体图案sp2的第一端。每个第二_2硅化物图案msc22接触第二半导体图案sp2的第二端。第二半导体图案sp2的第一端和第二半导体图案sp2的第二端可以在第二方向d2上彼此相反。
159.第二_2硅化物图案msc22可以例如仅在第二半导体图案sp2上形成。在一些示例实施方式中，每个第二_1硅化物图案msc21可以仅在第二半导体图案sp2上形成。作为另一示例，与所示情况不同，每个第二_1硅化物图案msc21的一部分可以沿着第二模制绝缘层的上表面ild2_us和第二模制绝缘层的下表面ild2_bs延伸。
160.每个第二_2硅化物图案msc22可以包括在第三方向d3上延伸的第一侧壁msc22_s1和第二侧壁msc22_s2。每个第二_2硅化物图案msc22可以对应于使用图1至图4说明的第一硅化物图案msc1。例如，每个第二_2硅化物图案msc22的形状和在第二方向d2上的宽度的说明可以与使用图1至图4说明的第一硅化物图案msc1的说明基本相同。简而言之，在彼此对应的点处，放置在(例如，距衬底sub)不同高度的第二_2硅化物图案msc22的(例如，在第二方向d2上的)宽度可以相同。此外，在一些示例实施方式中，每个第一硅化物图案msc1在第二方向d2上的宽度可以是恒定的。
161.与所示的第二_2硅化物图案msc22不同，第二_2硅化物图案msc22的形状当然可以类似于使用图5至图7说明的第一硅化物图案msc1的形状。在这种情况下，每个第二_2硅化物图案msc22的形状和在第二方向d2上的宽度的说明可以与使用图5至图7说明的第一硅化物图案msc1的描述基本相同。简而言之，每个第二_2硅化物图案msc22(例如，在第二方向d2上的)宽度可以增大然后减小。
162.第二_1硅化物图案msc21可以具有与第二_2硅化物图案msc22的形状类似的形状。
163.例如，与所示情况不同，第二_1硅化物图案msc21的形状当然可以类似于使用参照图5至图7的第一硅化物图案msc1的形状。
164.第二_1硅化物图案msc21和第二_2硅化物图案msc22可以包括金属的硅化材料(例如，金属-硅化合物)和/或金属氮化物的硅化材料(金属氮化物-硅化合物)。第二_1硅化物图案msc21和第二_2硅化物图案msc22均可以包括例如但不限于钛(ti)、铌(nb)、钼(mo)、钨(w)、和/或钴(co)的至少一种硅化材料。
165.第一间隔物图案spc1和第二间隔物图案spc2可以放置在第二半导体图案sp2和第二模制绝缘层ild2之间。第一间隔物图案spc1可以放置在第二半导体图案的上表面sp2_us上以及在第二半导体图案的下表面sp2_bs上。第二间隔物图案spc2可以放置在第二半导体图案的上表面sp2_us上以及在第二半导体图案的下表面sp2_bs上。
166.第一间隔物图案spc1可以在空间上将栅电极ge和位线bl分隔开。第二间隔物图案spc2可以在空间上将栅电极ge和第二信息存储元件ds2分隔开。在一些实施方式中，第一间隔物图案spc1可以将栅电极ge和位线bl电隔离。在一些实施方式中，第二间隔物图案spc2可以将栅电极ge和第二信息存储元件ds2电隔离。
167.第一间隔物图案spc1和第二间隔物图案spc2可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种。
168.位线bl可以连接到在第三方向d3上彼此间隔开的多个第二半导体图案sp2。位线
bl可以与第二_1硅化物图案msc21接触，该第二_1硅化物图案msc21与相应的第二半导体图案sp2接触。
169.在根据一些实施方式的半导体器件中，位线bl具有在第三方向d3上延伸的垂直部分blv和在第二方向d2上从垂直部分blv突出的突出部分blh。第二_1硅化物图案msc21可以接触位线的突出部分blh。
170.分隔绝缘结构iss可以放置在衬底sub上。分隔绝缘结构iss可以将在第二方向d2上彼此相邻的位线bl在空间上和/或电地分隔开。分隔绝缘结构iss可以包括例如绝缘材料。
171.多个第二侧延伸孔leh2可以被限定在沿第三方向d3彼此相邻的第二模制绝缘层ild2之间。每个第二侧延伸孔leh2可以在第二方向d2上延伸。第二侧延伸孔leh2可以从第二_2硅化物图案msc22延伸到第二模制绝缘层ild2的远端。
172.每个第二侧延伸孔leh2可以由相邻的第二模制绝缘层ild2以及在第二模制绝缘层ild2之间的第二_2硅化物图案msc22和第二间隔物图案spc2限定。
173.第二侧延伸孔leh2的上表面和第二侧延伸孔leh2的下表面可以由在第三方向d3上彼此相邻的第二模制绝缘层ild2限定。例如，第二侧延伸孔leh2的上表面可以由第二模制绝缘层的下表面ild2_bs限定，第二侧延伸孔leh2的下表面可以由第二模制绝缘层的上表面ild2_us限定。第二侧延伸孔leh2的侧壁可以由第二_2硅化物图案的第二侧壁msc22_s2和第二间隔物图案spc2限定。
174.第二侧延伸孔leh2的说明可以类似于使用图1至图13说明的第一侧延伸孔leh1的说明。
175.多个第二信息存储元件ds2可以放置在每个第二侧延伸孔leh2中。每个第二信息存储元件ds2可以连接到第二_2硅化物图案msc22。每个第二信息存储元件ds2可以是电容器。
176.多个第二信息存储元件ds2可以包括第二电容器电介质膜dl2、第二上导电膜cl2_u和多个第二下导电膜cl2_b。例如，每个第二信息存储元件ds2可以在每个第二侧延伸孔leh2中包括第二下导电膜cl2_b、第二电容器电介质膜dl2和第二上导电膜cl2_u。
177.每个第二下导电膜cl2_b可以放置在沿第三方向d3彼此相邻的第二模制绝缘层ild2之间。第二下导电膜cl2_b可以连接到第二_2硅化物图案msc22。第二下导电膜cl2_b可以接触第二_2硅化物图案msc22。
178.第二下导电膜cl2_b可以放置在第二侧延伸孔leh2中。第二下导电膜cl2_b可以沿着第二侧延伸孔leh2的上表面、第二间隔物图案spc2、第二_2硅化物图案的第二侧壁msc22_s2和第二侧延伸孔leh2的下表面延伸。第二下导电膜cl2_b可以沿着第二侧延伸孔leh2的轮廓延伸。
179.第二电容器电介质膜dl2可以放置在第二下导电膜cl2_b上。第二上导电膜cl2_u可以放置在第二电容器电介质膜dl2上。第二电容器电介质膜dl2和第二上导电膜cl2_u可以依次放置在第二下导电膜cl2_b上。
180.因为多个第二信息存储元件ds2可以与使用图1至图4说明的多个第一信息存储元件ds1的说明基本相同，所以将不提供其进一步说明。
181.在一些示例实施方式中，第二侧延伸孔leh2的上表面上的第二下导电膜cl2_b的
厚度t31可以与第二_2硅化物图案的第二侧壁msc22_s2上的第二下导电膜cl2_b的厚度t32相同。
182.作为另一示例，第二侧延伸孔leh2的上表面上的第二下导电膜cl2_b的厚度t31可以比第二_2硅化物图案的第二侧壁msc22_s2上的第二下导电膜cl2_b的厚度t32厚。在这种情况下，第二间隔物图案spc2上的第二下导电膜cl2_b的厚度比第二_2硅化物图案的第二侧壁msc22_s2上的第二下导电膜cl2_b的厚度t32厚。在这种情况下，第二下导电膜cl2_b可以具有与使用图9至图11说明的第一下导电膜cl1_b的结构类似的结构。
183.图25是用于说明根据一些实施方式的半导体器件的图。为了便于说明，将主要说明与使用图24说明的内容的不同之处。
184.参照图25，在根据一些实施方式的半导体器件中，位线bl不包括插置在沿第三方向d3彼此相邻的第二模制绝缘层ild2之间的部分。
185.例如，在一些实施方式中，位线bl包括图24的垂直部分blv，但不包括突出部分blh。
186.图26是用于说明根据一些实施方式的半导体器件的图。为了便于说明，将主要说明与使用图24说明的内容的不同之处。
187.作为参考，图26是简化示例截面图，在该截面图中，图18中在第三方向d3上堆叠的第二半导体图案sp2的部分沿第二方向d2截取。
188.参照图26，根据一些实施方式的半导体器件可以包括穿透第二半导体图案sp2的垂直绝缘图案vip。尽管第二半导体图案sp2被示出为在与垂直绝缘图案vip相同的截面中，但这是为了易于参照，实施方式不限于此。例如，在包括垂直绝缘图案vip的图18的子单元阵列sca的截面中，第二半导体图案sp2可以是可见的和/或可以是不可见。
189.每个第二半导体图案sp2可以沿着垂直绝缘图案vip的外围放置。
190.图27是用于说明根据一些实施方式的半导体器件的图。为了便于说明，将主要说明与使用图24说明的内容的不同之处。
191.作为参考，图27可以是示例截面图，在该截面图中，图20或图21中在第三方向d3上堆叠的第二半导体图案sp2的一部分沿第二方向d2截取。
192.参照图20、图21和图27，在根据一些实施方式的半导体器件中，多个栅电极ge没有被放置在沿第三方向d3彼此相邻的第二模制绝缘层ild2之间。
193.每个第二侧延伸孔leh2的侧壁可以由第二_2硅化物图案的第二侧壁msc22_s2限定。
194.在第三方向d3上彼此间隔开的每个第二半导体图案sp2连接到彼此不同的位线bl。每条位线bl可以在第一方向d1上延伸。
195.图28至图29和图32至图33是用于说明根据一些实施方式的制造半导体器件的方法的中间阶段图。图30和图31是用于说明根据一些实施方式的制造半导体器件的方法的流程图。
196.参照图28，可以在衬底sub上形成模制结构。模制结构包括在第三方向d3上交替堆叠的第一模制绝缘层ild1和第一半导体图案sp1。
197.模制结构包括第一半导体图案sp1以及由相邻的第一模制绝缘层ild1和第一半导体图案sp1的侧壁限定的多个预侧延伸孔p_leh1。
198.预侧延伸孔p_leh1例如在第二方向d2上延伸。
199.参照图29至图31，可以沿着每个预侧延伸孔p_leh1的轮廓形成籽晶金属膜met_se。例如，可以通过向模制结构供应金属前体来形成预籽晶金属膜(未示出)。
200.可以使用具有iva族元素和/或ivb族元素作为中心原子的还原剂来形成籽晶金属膜met_se。例如，还原剂可以具有iva族元素或ivb族元素作为中心原子。在一些实施方式中，中心原子可以是锗(ge)、锡(sn)、铅(pb)、钛(ti)、锆(zr)、铪(hf)和/或钌(rf)中的至少一种。在一些实施方式中，还原剂可以包括钛(ti)、铌(nb)、钼(mo)、钨(w)和/或钴(co)中的至少一种。
201.作为示例，可以使用原子层沉积(ald)和/或化学气相沉积(cvd)方法来形成籽晶金属膜met_se。
202.例如，参照图30，可以提供金属前体，其包括在籽晶金属膜met_se中包括的金属和结合到金属的反应物。金属前体可以沿着预侧延伸孔p_leh1的轮廓被吸附。例如，金属前体可以被吸附在暴露的第一半导体图案sp1的表面和暴露的第一模制绝缘层ild1的表面上。
203.随后，可以通过吹扫工艺来去除未被吸附在第一半导体图案sp1的表面和第一模制绝缘层ild1的表面上的金属前体。例如，可以引入非反应性气体以吹扫未被吸附的金属前体。
204.随后，可以提供具有iva族或ivb族元素作为中心原子的还原剂。金属前体的金属和结合到金属的反应物可以通过还原剂和金属前体之间的反应分离。因此，金属前体中包括的金属可以被吸附在暴露的第一半导体图案sp1的表面和暴露的第一模制绝缘层ild1的表面上。
205.随后，可以通过吹扫工艺来去除通过还原剂和金属前体之间的反应产生的副产物。
206.上述金属吸附工艺可以重复m次以形成籽晶金属膜met_se。这里，m可以是大于2的自然数。
207.随后，可以提供氮源以防止籽晶金属膜met_se的氧化。由于籽晶金属膜met_se和所提供的氮源之间的反应，可以在籽晶金属膜met_se的表面上形成金属氮化物膜。例如，氮源可以用于籽晶金属膜met_se的表面氮化处理。
208.随后，可以通过吹扫工艺来去除氮源的在表面氮化处理中未使用的剩余部分。
209.以上说明的表面氮化工艺可以被执行n次。这里，n可以是大于或等于1的自然数。
210.然而，实施方式不限于此，并且与上述不同，在一些实施方式中，可以省略表面氮化工艺。
211.在另一实施方式中，如图31中所绘，可以同时提供包括在籽晶金属膜met_se中包含的金属的金属前体以及还原剂。通过还原剂和金属前体之间的反应，可以在暴露的第一半导体图案sp1的表面和暴露的第一模制绝缘层ild1的表面上形成籽晶金属膜met_se。
212.随后，可以通过吹扫工艺来去除不参与反应的金属前体、还原剂和反应副产物。
213.随后，可以提供氮源以防止籽晶金属膜met_se的氧化。
214.随后，可以通过吹扫工艺来去除在表面氮化处理中未使用的氮源。
215.作为示例，可以重复前述过程。作为另一示例，前述过程可以一次就终止。
216.与上述不同，可以使用等离子体将金属前体的金属与金属前体的反应物分离。然
而，当交替堆叠的第一模制绝缘层ild1和第一半导体图案sp1在衬底sub上形成得较高时，等离子体的浓度会随着远离衬底sub而急剧改变。例如，等离子体浓度会朝向衬底sub急剧降低。在这种情况下，被等离子体分解的金属前体的量随着靠近衬底sub而减少。在一些实施方式中，被等离子体分解的金属前体的量可以与籽晶金属膜met_se的厚度成比例。例如，在远离衬底sub的点处籽晶金属膜met_se的厚度可以是在更靠近衬底sub的点处在第一半导体图案sp1上的籽晶金属膜met_se的厚度的两倍厚。在一些实施方式中，第一半导体图案sp1上的籽晶金属膜met_se可以不形成在靠近衬底sub的点处。由于籽晶金属膜met_se的这种厚度偏差，形成在第一半导体图案sp1上的硅化物图案在第二方向d2上的宽度偏差也加深。这将影响半导体器件的性能和可靠性。
217.参照图32，通过籽晶金属膜met_se和第一半导体图案sp1的硅化工艺，在沿第三方向d3彼此相邻的第一模制绝缘层ild1之间形成多个第一硅化物图案msc1。例如，多个第一硅化物图案msc1可以通过籽晶金属膜met_se和第一半导体图案sp1之间的反应形成。在一些示例中，硅化工艺可以包括加热籽晶金属膜met_se和第一半导体图案sp1。例如，对籽晶金属膜met_se和第一半导体图案sp1进行退火可以在籽晶金属膜met_se和第一半导体图案sp1之间的界面处促进籽晶金属膜met_se和第一半导体图案sp1之间的原子扩散。
218.结果，第一硅化物图案msc1接触第一半导体图案sp1。因为第一硅化物图案msc1仅形成在第一半导体图案sp1上，所以籽晶金属膜met_se保留在第一模制绝缘层的上表面ild1_us和第一模制绝缘层的下表面ild1_bs上。
219.第一硅化物图案msc1包括作为弯曲表面的第一侧壁msc1_sl和第二侧壁msc1_s2。通过形成第一硅化物图案msc1，可以限定第一侧延伸孔leh1。
220.与所示情况不同，在一些实施方式中，籽晶金属膜met_se可以沿着第一硅化物图案的第二侧壁msc1_s2保留。
221.参照图33，可以去除在硅化工艺之后保留的籽晶金属膜met_se。然而，实施方式不限于此。
222.例如，与所示情况不同，在硅化工艺之后保留的籽晶金属膜met_se的至少一部分可以不被去除。籽晶金属膜met_se的未被去除部分可以被包括在使用图1至图13说明的第一下导电膜cl1_b、第一导电膜cl1和第一阻挡导电膜cl1_bm中。
223.随后，可以在第一侧延伸孔leh1中形成第一下导电膜cl1_b、第一导电膜cl1和第一阻挡导电膜cl1_bm中的一个。第一下导电膜cl1_b、第一导电膜cl1和第一阻挡导电膜cl1_bm中的一个可以连接到第一硅化物图案msc1。
224.图34是用于说明根据一些实施方式的制造半导体器件的方法的中间阶段图。
225.参照图34，可以在衬底sub上放置在第二方向d2上间隔开的多个第三模制绝缘层ild3。每个第三模制绝缘层ild3可以在第三方向d3上延伸。
226.第三模制绝缘层ild3包括绝缘材料。
227.第三半导体图案sp3可以放置在相邻的第三模制绝缘层ild3之间。第三半导体图案sp3可以包括例如硅和/或硅锗。
228.在一些实施方式中，与所示情况不同，衬底sub的上表面的一部分可以在相邻的第三模制绝缘层ild3之间暴露。暴露的衬底sub的上表面可以包括硅和/或硅锗。
229.随后，可以通过使用图30和图31说明的方法来形成籽晶金属膜(图29的met_se)。
随后，可以进行硅化工艺。
230.总结详细描述，本领域技术人员将理解，在基本上不背离本公开的原理的情况下，可以对示例实施方式进行许多变化和修改。因此，本公开的所公开的示例实施方式仅在一般和描述性的意义上而不是出于限制的目的使用。