叠加电路及射频开关的制作方法

1.本发明涉及电子通讯技术领域，特别是涉及一种叠加电路及射频开关。


背景技术：

2.纵观行业发展，通讯类电子产品正飞快的速度向前发展，尤以手机为盛，功能越来越丰富，运行速度越来越快。这都取决于电子产品的核心元器件芯片的集成度越来越高，性能越来越强。随着多个通讯标准并存的局面出现，手机终端演变到全面屏和全频段通讯阶段，需要多个射频开关对不同信道频段进行切换。
3.天线调谐器作为天线端的射频开关，置于射频前端的靠天线位置。射频器件越靠近天线，在信号收发时，承压越大，因此射频开关用作天线调谐的时候，需要很高的承压能力。单刀单掷到单刀多掷的射频开关中，射频通道公共端相比于射频支路在承受电压能力上是薄弱环节，因此提高器件射频公共端的耐压能力是提升整体器件耐压能力的关键。射频公共端通过一条支路与地连接，提高射频公共端的耐压能力就变成提高器件中支路的耐压能力。支路由多个器件就叠加而成，其特点是一端连接到射频器件公共端，一端连接到地，其连接到射频公共端的一侧的管子承受了更高的电压，所有一侧的管子更容易损坏，同时由于整个支路的耐压不均匀的问题，导致整体的耐压能力变差。


技术实现要素：

4.基于此，有必要针对上述技术问题，提供一种耐压能力更强的叠加电路及射频开关。
5.本发明提供一种叠加电路，所述叠加电路包括多个串联的晶体管；
6.所述叠加电路具有电压输入端和电压输出端，所述电压输入端与所述公共射频信号收发端电连接，所述电压输出端接地；
7.第一个晶体管的第一端与所述电压输入端电连接，第n个晶体管的第二端与所述第(n 1)个晶体管的第一端电连接，最后一个晶体管的第二端与电压输出端电连接，n为大于或等于1的整数；
8.所述多个串联的晶体管中，第n个晶体管的沟道宽度大于或等于第(n 1)个晶体管的沟道宽度。
9.在一种实施方式中，所述叠加电路具有第一信号接收端，所述第一信号接收端用于接收第一偏置信号，所述多个晶体管的控制端均与所述第一信号接收端电连接，所述多个晶体管在所述第一偏置信号的控制下打开或关闭。
10.在一种实施方式中，所述叠加电路具有第二信号接收端，所述第二信号接收端用于接收第二偏置信号，所述多个晶体管的衬底端均与所述第二信号接收端电连接。
11.在一种实施方式中，所述叠加电路还包括第一隔离电阻，所述第一隔离电阻的第一端与每个所述晶体管的控制端电连接，所述第一隔离电阻的第二端与所述第一信号接收端电连接。
12.在一种实施方式中，所述叠加电路还包括多个第二隔离电阻，第n个第二隔离电阻的第一端与所述第n个晶体管的控制端电连接，第n个第二隔离电阻的第二端与所述第一信号接收端电连接。
13.在一种实施方式中，所述叠加电路还包括多个第三隔离电阻，所述第n个第三隔离电阻的第一端与所述第n个晶体管的衬底端电连接，所述第n个第三隔离电阻的第二端与所述第二信号接收端电连接。
14.在一种实施方式中，所述叠加电路还包括第四隔离电阻，所述第四隔离电阻的第一端与每个所述晶体管的衬底端电连接，所述第四隔离电阻的第二端与所述第二信号接收端电连接。
15.在一种实施方式中，所述多个串联的晶体管中，第n个晶体管的沟道宽度大于或等于第(n 1)个晶体管的沟道宽度，且第一个晶体管的沟道宽度最大，最后一个晶体管的沟道宽度最小。
16.在一种实施方式中，所述多个串联的晶体管数量大于或等于10。
17.本发明另一个实施例提供一种射频开关，包括上述任一实施方式所述的叠加电路。
18.本发明提供的一种叠加电路及射频开关，通过叠加电路包括多个串联的晶体管，叠加电路具有电压输入端和电压输出端，电压输入端与公共射频信号收发端电连接，电压输出端接地，第一个晶体管的第一端与电压输入端电连接，第n个晶体管的第二端与第(n 1)个晶体管的第一端电连接，最后一个晶体管的第二端与电压输出端电连接，n为大于或等于1的整数，多个串联的晶体管中，第(n-1)个晶体管的沟道宽度大于或等于第n个晶体管的沟道宽度；解决了现有技术中连接到射频公共端一侧的晶体管承受了更高的电压，导致晶体管容易损坏，使得整体的耐压能力变差的技术问题，在不改变晶体管总沟道宽度的前提下提高了耐压能力，延长了射频开关的使用寿命。
附图说明
19.为了更清楚地说明本发明实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1为本发明一个实施例中叠加电路的电路示意图；
21.图2为本发明另一个实施例中叠加电路的电路示意图；
22.图3为本发明叠加电路各个晶体管承受电压仿真图；
23.图4为本发明一个实施例中射频开关的结构示意图。
具体实施方式
24.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的实施例。但是，本发明可以有许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本发明的公开内容更加透彻全面。
25.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的
技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
26.可以理解，本发明所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。
27.需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
28.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
29.请参考图1，本发明提供一种叠加电路，该叠加电路包括多个串联的晶体管。该叠加电路具有电压输入端101和电压输出端102，电压输入端101与公共射频信号收发端电连接，电压输出端102接地。
30.第一个晶体管q1的第一端与电压输入端101电连接，第n个晶体管的第二端与第(n 1)个晶体管的第一端电连接，最后一个晶体管的第二端与电压输出端102电连接，n为大于或等于1的整数。具体的，第一个晶体管q1的第一端与电压输入端101电连接，第二个晶体管q2的第一端与第一个晶体管q1的第二端电连接，第三个晶体管q3的第一端与第二个晶体管q2的第二端电连接，以此类推，第n个晶体管qn的第二端与第(n 1)个晶体管的第一端电连接，但当第n个晶体管qn为最后一个晶体管时，第n个晶体管qn的第二端与电压输出端102电连接。例如，共有3个晶体管，则第三个晶体管q3的第二端与电压输出端102电连接。
31.可选的，在本发明实施例中，当晶体管的第一端为源极时，第二端为漏极；当晶体管的第一端为漏极时，第二端为源极，本发明在此不做限定。各级晶体管之间的连接包括源端跟漏端相连接，也包含源端跟源端，漏端跟漏端以及漏端跟源端的连接方案。
32.多个串联的晶体管中，第n个晶体管的沟道宽度大于或等于第(n 1)个晶体管的沟道宽度。具体的，第一个晶体管q1的沟道宽度大于或等于第二个晶体管q2的沟道宽度，第二个晶体管q2的沟道宽度大于或等于第三个晶体管q3的沟道宽度，以此类推，第n个晶体管的沟道宽度大于或等于第(n 1)个晶体管的沟道宽度。
33.并且，在设定多个晶体管的总沟道宽度不变的前提下，按照上述方式设置晶体管，通过增大第一晶体管q1的沟道宽度，使得第一晶体管q1承受的电压降低，让各级晶体管承受的电压均匀分布，提升了第一晶体管q1的耐压能力的同时，也提高了整体叠加电路的整体耐压水平，从而提高了射频开关的使用寿命。
34.在一种实施方式中，叠加电路具有第一信号接收端103，第一信号接收端103用于接收第一偏置信号，多个晶体管的控制端(即栅极)均与第一信号接收端103电连接，多个晶体管在第一偏置信号的控制下打开或关闭。可选的，第一偏置信号为模拟信号，例如方波信号等等，本发明在此不做限定。
35.请参考图2，可选的，叠加电路包括多个第二隔离电阻，第n个第二隔离电阻r2n的第一端与第n个晶体管qn的控制端电连接，第n个第二隔离电阻r2n的第二端与第一信号接收端103电连接。具体的，第一个第二隔离电阻r21的第一端与第一个晶体管q1的控制端电
连接，第一个第二隔离电阻r21的第二端与第一信号控制端103电连接；第二个第二隔离电阻r22的第一端与第二个晶体管q2的控制端电连接，第二个第二隔离电阻r22的第二端与第一信号控制端103电连接；第三个第二隔离电阻r23的第一端与第三个晶体管q3控制端电连接，第三个第二隔离电阻r23的第二端与第一信号控制端103电连接，以此类推。各级晶体管的栅端通过第二隔离电阻，起到将射频信号通道的射频信号同栅端偏置模块的第一偏置信号隔离起来的作用，减少晶体管栅端的交流电流。晶体管的第二电阻还起到隔离和保护晶体管不被击穿的作用。
36.请参考图2，可选的，叠加电路还包括第一隔离电阻r1，第一隔离电阻r1的第一端与每个晶体管的控制端电连接，第一隔离电阻r1的第二端与所述第一信号接收端103电连接。进一步的，当叠加电路设置了n个第二隔离电阻时，第一隔离电阻r1的第一端与每个第二隔离电阻的第二端电连接，第一隔离电阻r1的第二端与第一信号接收端103电连接。第一隔离电阻r1的值可根据具体的应用条件进行具体设计，第一隔离电阻r1在第二隔离电阻的基础上进一步提升了射频通道同模拟偏置模块电路的隔离，以及对射频通道的晶体管栅端(即控制端)的保护作用。
37.请结合参考图1和图2，在一种实施方式中，叠加电路具有第二信号接收端104，第二信号接收端104用于接收第二偏置信号，多个晶体管的衬底端均与第二信号接收端104电连接。
38.可选的，叠加电路还包括多个第三隔离电阻，第n个第三隔离电阻r3n的第一端与第n个晶体管qn的衬底端电连接，第n个第三隔离电阻r3n的第二端与第二信号接收端104电连接。具体的，第一个第三隔离电阻r31的第一端与第一个晶体管q1的衬底端电连接，第一个第三隔离电阻r31的第二端与第二信号接收端104电连接；第二个第三隔离电阻r32的第一端与第二个晶体管q2的衬底端电连接，第二个第三隔离电阻r32的第二端与第二信号接收端104电连接；第三个第三隔离电阻r33的第一端与第三个晶体管q3的衬底端电连接，第三个第三隔离电阻r33的第二端与第二信号接收端104电连接，以此类推。
39.各级晶体管的衬底端通过第三隔离电阻，起到将射频信号通道的射频信号同衬底偏置模块的第二偏置信号隔离起来的作用，减少晶体管衬底端的交流电流。
40.各级晶体管的第三隔离电阻同样起到隔离和保护晶体管不被击穿的作用。
41.可选的，叠加电路还包括第四隔离电阻r4，第四隔离电阻r4的第一端与每个晶体管的衬底端电连接，第四隔离电阻r4的第二端与第二信号接收端104电连接。当叠加电路包括n多第三隔离电阻时，第四隔离电阻r4的第一端与每个第三隔离电阻的第二端电连接，第四隔离电阻r4的第二端与第二信号接收端104电连接。第四隔离电阻r4的阻值根据具体的应用条件进行具体设计，第四隔离电阻r4在第三隔离电阻的基础上进一步提升了射频通道同衬底模拟偏置模块电路的隔离，以及对射频通道的晶体管衬底端的保护作用。
42.可选的，在本发明实施例中，多个第二隔离电阻的阻值都相同，多个第三隔离电阻的阻值都相同。
43.需要说明的一点是，为了获取更好的耐压效果，本发明实施例中叠加电路中的晶体管数量大于或等于10，且多个串联的晶体管中，第n个晶体管qn的沟道宽度大于或等于第(n 1)个晶体管的沟道宽度，即从第一个晶体管至第n个晶体管，晶体管的沟道宽度依次保持或递减，第一个晶体管q1的沟道宽度最大，最后一个晶体管的沟道宽度最小。
44.此外，在本发明实施例中，n的取值小于等于晶体管的数量，例如晶体管有10个，则n的取值为[1,10]。
[0045]
如附图3所示，本发明通过设定第一个晶体管q1，第二个晶体管q2，一直到第n个晶体管qn的沟道宽度不均匀设置，其中第一晶体管q1的沟道宽度设置为全部串联晶体管中最大沟道宽度，第n个晶体管qn设置为全部串联晶体管中最小沟道宽度，仿真得到如图3中实线所示的各级晶体管之间的承受电压值。同时对传统的各级均匀沟道宽度的结构电路进行了仿真，即对第一个晶体管q1，第二个晶体管q2一直到第n个晶体管qn的各级晶体管沟道宽度相同的结构进行了仿真，得到如图3中虚线所示的各级晶体管的承受电压值。从图中数据对比来看，本发明技术方案仿真得到的各级晶体管的承受电压值电压更低，分布也更均匀，即在沟道宽度相当的情况下，本方案相对于传统均匀结构的方案有更好的耐压性能。本技术方案仿真案例只是作为一个具体实施的方案呈现出来，使本领域的技术人员能够实现本技术方案。本领域的技术人员很容易通过调整不同的参数值实现多种修改。因此，本发明技术方案不被限制在本文所实施的具体案例。符合本发明技术方案结构原理的实施方案都应包括在本文的技术方案之内。
[0046]
请参考图4，本发明另一个实施例提供一种射频开关，该射频开关包括上述实施例中的叠加电路。该射频开关通过设置上述叠加电路，可大大提高射频开关的使用寿命，提高射频开关的产品质量。
[0047]
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(read-only memory，rom)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(random access memory，ram)或外部高速缓冲存储器。作为说明而非局限，ram可以是多种形式，比如静态随机存取存储器(static random access memory，sram)或动态随机存取存储器(dynamic random access memory，dram)等。
[0048]
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
[0049]
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0050]
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。