半导体结构的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.随着半导体技术的飞速发展，半导体器件经历了从平面mosfet晶体管向三维立体式的晶体管的发展转变，如鳍式场效应晶体管(finfet)。在finfet器件制造工艺中，通常采用浅沟槽隔离(shallow trench isolation，sti)工艺对器件区域及晶体管进行隔离。
3.由于工作环境的不同，不同区域上器件之间的浅隔离沟槽的深度会有所不同。为了达到更好的隔离效果，对逻辑单元之间的sti深度要求较高，而各鳍片之间的sti深度要求较低。
4.然而，目前在不同区域形成不同深度的浅沟槽隔离容易产生空洞，进而对半导体结构的性能产生不利影响。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构的形成方法，可以形成双重深度的浅沟槽隔离结构，且不会产生空洞问题，提高了半导体结构的性能。
6.为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区；在所述第一区的所述衬底内形成第一沟槽；在形成所述第一沟槽的同时或之后，在所述第二区的所述衬底内形成若干相互分立的鳍部，相邻所述鳍部之间具有第二沟槽，且所述第二沟槽的深度小于所述第一沟槽的深度。
7.可选的，所述第一沟槽和所述鳍部同时形成，形成所述第一沟槽和所述鳍部的步骤包括：在所述衬底表面形成第一掩膜结构，所述第一掩膜结构包括第一掩膜层以及若干相互分立的第一鳍部图形，所述第一鳍部图形位于所述第二区的所述第一掩膜层上，所述第一掩膜层内具有第一开口，所述第一开口暴露出部分所述第一区的衬底表面；以所述第一掩膜结构为掩膜，刻蚀所述第一区和第二区的衬底，直至形成所述第一沟槽和所述鳍部。
8.可选的，在以所述第一掩膜结构为掩膜，刻蚀所述第一区和第二区的衬底之前，还包括：刻蚀所述第一开口的侧壁，在所述第一区的第一掩膜层内形成第二开口，所述第二开口的宽度大于所述第一开口的宽度。
9.可选的，形成所述第一掩膜结构的步骤包括：在所述第一区和所述第二区上形成初始第一掩膜层；在所述初始第一掩膜层上形成若干分立排布的第一鳍部图形；在所述初始第一掩膜层和所述第一鳍部图形上形成第一图形化层，所述第一图形化层具有第三开口，所述第三开口暴露出所述第一区的所述第一鳍部图形表面以及部分第一区的初始第一掩膜层的表面；以所述第一图形化层为掩膜，刻蚀所述第一区的所述第一鳍部图形和所述初始第一掩膜层，直至暴露出所述第一区的衬底表面。
10.可选的，在形成所述第一图形化层之前，还包括：在所述初始第一掩膜层和所述第一鳍部图形表面形成第一牺牲层，所述第一牺牲层的顶部表面高于所述第一鳍部图形的顶
部表面。
11.可选的，在形成所述第一沟槽和所述鳍部之后，还包括：在所述第一沟槽和所述第二沟槽内形成第一隔离层。
12.可选的，在形成所述第一沟槽之后，形成所述鳍部，形成所述第一沟槽的步骤包括：在所述第一区和所述第二区的所述衬底表面形成第二掩膜层；在所述第一区和所述第二区的所述第二掩膜层上形成若干分立排布的第二鳍部图形；在所述第二掩膜层以及所述第二鳍部图形上形成第二图形化层，所述第二图形化层内具有第四开口，所述第四开口暴露出所述第一区的第二鳍部图形表面以及部分第一区的第二掩膜层的表面；以所述第二图形化层为掩膜，刻蚀所述第一区的第二鳍部图形、第二掩膜层以及衬底，在所述第一区内形成所述第一沟槽。
13.可选的，在形成所述第一沟槽之后，形成所述鳍部的步骤包括：以所述第二区的所述第二鳍部图形为掩膜，刻蚀所述衬底，在所述第二区内形成所述鳍部。
14.可选的，在所述第二掩膜层以及所述第二鳍部图形上形成第二图形化层之前，还包括：在所述第二掩膜层以及所述第二鳍部图形表面形成第二牺牲层，所述第二牺牲层的顶部表面高于所述第二鳍部图形的顶部表面。
15.可选的，在形成所述第一沟槽之后，形成所述鳍部之前，还包括：在所述第一沟槽内形成第二隔离层。
16.可选的，在形成所述鳍部之后，还包括：在所述第二沟槽内形成第三隔离层。
17.可选的，所述第一沟槽的深度范围为1500～3000埃。
18.可选的，所述第二沟槽的深度范围为800～1800埃。
19.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
20.本发明提供的技术方案可以形成双重深度的浅沟槽隔离结构，并且使第一沟槽和鳍部同时形成，或者先形成第一沟槽，再形成鳍部，形成第一沟槽时，由于还未形成鳍部，直接刻蚀衬底形成的第一沟槽底部或者侧壁表面不会形成鳍部残桩，减小了在第一沟槽内形成的隔离层出现空洞的概率，保证了隔离层的隔离效果，防止器件之间发生漏电现象，有利于提高半导体结构的性能。
附图说明
21.图1至图7是一实施例中半导体结构形成过程的结构示意图；
22.图8至图13是本发明第一实施例中半导体结构形成过程各步骤对应的结构示意图；
23.图14至图19是本发明第二实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
24.由背景技术可知，目前形成不同深度的浅沟槽隔离结构会产生空洞问题，导致半导体结构的性能较差。
25.下面结合附图详细说明半导体结构性能较差的原因，图1至图8示出了一实施例中半导体结构形成过程的结构示意图。
26.参考图1，提供衬底10，所述衬底10包括第一区11和第二区12；在所述衬底10上形成硬掩膜层13以及若干分立排布的鳍部图形14，所述鳍部图形14用于定义待形成的鳍部的位置和尺寸。
27.参考图2，以所述鳍部图形14为掩膜，刻蚀所述硬掩膜层13和所述衬底10，直至形成若干分立排布的鳍部20，相邻所述鳍部20之间具有第二浅沟槽21；去除所述鳍部图形14。
28.参考图3，在所述衬底10和所述鳍部20上形成牺牲层15，所述牺牲层15的顶部表面高于所述鳍部20的顶部表面；在所述牺牲层15上形成图形化层16，所述图形化层16暴露出第一区11的所述鳍部20以及部分第一区11的牺牲层15的表面。
29.参考图4，以所述图形化层16为掩膜，刻蚀所述第一区11的牺牲层15和所述鳍部20，直至在第一区11的衬底10内形成第一浅沟槽22，所述第一浅沟槽22的深度大于所述第一浅沟槽21的深度；去除所述图形化层16以及剩余所述牺牲层15。
30.参考图5，在所述第一浅沟槽22和所述第二浅沟槽21内形成隔离结构23。
31.参考图6，刻蚀所述隔离结构23，至暴露出所述鳍部20的顶部表面和部分侧壁表面。
32.参考图7，在所述鳍部20内形成源漏层25。
33.发明人发现，在形成第二浅沟槽21之后，再刻蚀第一区11的鳍部20和衬底10形成第一浅沟槽22的过程中，由于鳍部20的侧壁不是完全竖直的，相邻鳍部20之间的第二浅沟槽21的底部也并非完全平直，刻蚀第一区11的牺牲层15和所述鳍部20时，会在第一浅沟槽22两侧的鳍部20根部形成残桩(请参考图4中圆圈部分)，由于所述残桩的存在，在第一浅沟槽22中形成隔离结构23时，容易在隔离结构23内形成空洞24，所述空洞24会降低浅沟槽隔离结构的隔离效果，导致器件之间容易发生漏电的现象。
34.进一步，参考图6，在某些情况下，刻蚀所述隔离结构23会使所述空洞24打开，露出隔离结构23底部的残桩，由于残桩暴露在隔离结构23之外，在鳍部20内外延生长源漏层25时，源漏层25也可能会生长在残桩上，从而导致漏电现象的进一步加重，严重影响了半导体结构的性能。
35.为了解决上述问题，本发明实施例提供了一种半导体结构的形成方法，在第一区的衬底内形成第一沟槽之前还未形成鳍部，鳍部与第一沟槽同时形成或者形成于第一沟槽之后，第一沟槽是直接刻蚀第一区的衬底而形成的，因此不会在第一沟槽底部形成鳍部残桩，后续在第一沟槽内形成隔离层时，减小了在隔离层中产生空洞的概率，提高了隔离层的隔离效果，避免器件之间漏电现象的发生，提高了半导体结构的性能。
36.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
37.第一实施例
38.图8至图13是本发明第一实施例中半导体结构形成过程各步骤对应的结构示意图。
39.参考图8，提供衬底100，所述衬底100包括第一区ⅰ和第二区ⅱ。
40.本实施例中，所述第一区ⅰ内用于后续形成第一沟槽，所述第二区ⅱ内用于后续形成第二沟槽。
41.本实施例中，所述衬底100的材料为硅。
42.在其他实施例中，所述衬底100的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料。
43.在所述第一区ⅰ的所述衬底100内形成第一沟槽。
44.本实施例中，在形成所述第一沟槽的同时，在所述第二区ⅱ的所述衬底100内形成若干相互分立的鳍部，相邻所述鳍部之间具有第二沟槽，且所述第二沟槽的深度小于所述第一沟槽的深度。
45.本实施例中，具体形成所述第一沟槽和所述鳍部的步骤包括：
46.继续参考图8，在所述第一区ⅰ和所述第二区ⅱ的所述衬底100表面形成初始第一掩膜层201。
47.本实施例中，所述初始第一掩膜层201用于后续形成第一掩膜层。
48.本实施例中，所述初始第一掩膜层201的材料为二氧化硅；在其他实施例中，所述初始第一掩膜层201的材料还可以是碳化硅、氮化硅、碳氧化硅或氮氧化硅。
49.本实施例中，所述初始第一掩膜层201的材料与所述衬底100的材料具有刻蚀选择比，从而能够以后续形成的第一掩膜层为掩膜刻蚀衬底100。
50.形成所述初始第一掩膜层201的方法为化学气相沉积法或原子层沉积法。
51.本实施例中，所述初始第一掩膜层201为单层结构；在其他实施例中，所述初始第一掩膜层201还可以为叠层结构。
52.继续参考图8，在所述初始第一掩膜层201上形成若干分立排布的第一鳍部图形202。
53.本实施例中，所述第一鳍部图形202用于定义后续形成的鳍部的位置和尺寸。
54.本实施例中，采用自对准双重图形工艺形成所述第一鳍部图形202，具体步骤包括：在所述初始第一掩膜层201上依次形成第一核心层(未图示)和图形化的掩膜层(未图示)，所述图形化的掩膜层定义出待形成的相邻鳍部之间的距离；以所述图形化的掩膜层为掩膜，刻蚀所述第一核心层至露出所述初始第一掩膜层201的表面，形成若干相互分立的图形化的第一核心层(未图示)；去除所述图形化的掩膜层；在所述初始第一掩膜层201表面和图形化的第一核心层顶部和侧壁表面形成侧墙材料层(未图示)；去除所述初始第一掩膜层201上以及所述图形化的第一核心层顶部表面的侧墙材料层，在所述图形化的第一核心层侧壁上形成若干分立排布的第一鳍部图形202；去除所述图形化的第一核心层。
55.在其他实施例中，也可以采用自对准四重图形工艺形成所述第一鳍部图形202。
56.本实施例中，所述第一鳍部图形202的材料为氮化硅；在其他实施例中，所述第一鳍部图形202的材料还可以是氮氧化硅或碳化硅。
57.本实施例中，所述第一鳍部图形202的材料与所述初始第一掩膜层201的材料具有刻蚀选择比，后续在刻蚀初始第一掩膜层202形成第一掩膜层时，不会损伤第一鳍部图形202，从而避免影响最终形成的鳍部的形貌。
58.本实施例中，采用原子层沉积法形成所述第一鳍部图形202，使得形成的第一鳍部图形202的均匀性更好，表面更光滑。
59.在其他实施例中，还可以采用化学气相沉积法形成所述第一鳍部图形202。
60.参考图9，在所述初始第一掩膜层201和所述第一鳍部图形202上形成第一图形化层203，所述第一图形化层203内具有第三开口204，所述第三开口204暴露出所述第一区ⅰ的
所述第一鳍部图形202以及部分第一区ⅰ的初始第一掩膜层201的表面。
61.需要说明的是，此处记载的“表面”，用于描述空间的相对位置关系，即可以表示暴露出第一鳍部图形202和初始第一掩膜层201表面的其他材料层。
62.本实施例中，所述第三开口204具体暴露出第一区ⅰ的第一鳍部图形202的表面、第一区ⅰ的相邻第一鳍部图形202之间的初始第一掩膜层201的表面、以及第一区ⅰ和第二区ⅱ的第一鳍部图形202之间的部分初始第一掩膜层202表面。
63.本实施例中，所述第一图形化层203完全覆盖所述第二区ⅱ的第一鳍部图形202，防止后续刻蚀第一区ⅰ的第一鳍部图形202的过程中，造成第二区ⅱ的第一鳍部图形202损伤，从而保证最终形成的鳍部的形貌完整。
64.本实施例中，在形成所述第一图形化层203之前，还包括：在所述初始第一掩膜层201和所述第一鳍部图形202表面形成第一牺牲层205，所述第一牺牲层205的顶部表面高于所述第一鳍部图形202的顶部表面。
65.本实施例中，所述第一图形化层203的第三开口205暴露出的是第一区ⅰ的第一鳍部图形202以及部分第一区ⅰ的初始第一掩膜层201上的第一牺牲层205的表面。
66.本实施例中，所述第一牺牲层205的材料为含碳有机物。
67.本实施例中，形成所述第一牺牲层205的方法为旋涂法；在其他实施例中，还可以采用化学气相沉积法形成所述第一牺牲层205。
68.参考图10，以所述第一图形化层203为掩膜，刻蚀所述第一区ⅰ的第一鳍部图形202以及部分第一区ⅰ的初始第一掩膜层201，直至去除所述第一区ⅰ的第一鳍部图形202以及部分第一区ⅰ的初始第一掩膜层201，形成第一掩膜结构210。
69.本实施例中，在刻蚀所述第一区ⅰ的第一鳍部图形202以及部分第一区ⅰ的初始第一掩膜层201之前，还包括：刻蚀所述第三开口204暴露出的部分第一区ⅰ的第一牺牲层205，直至暴露出所述第一区ⅰ的第一鳍部图形202和初始第一掩膜层201的表面。
70.本实施例中，刻蚀去除部分第一区ⅰ的所述初始第一掩膜层201后，形成第一掩膜层211。
71.本实施例中，所述第一掩膜结构210包括第一掩膜层211以及位于第二区ⅱ的第一掩膜层211上的第一鳍部图形202。
72.本实施例中，所述第一掩膜层211内具有第一开口212，所述第一开口212暴露出部分所述第一区ⅰ的衬底100表面，即所述第一开口212的宽度d1小于所述第一区ⅰ的宽度。
73.形成所述第一掩膜结构210之后，去除所述第一图形化层203以及剩余所述第一牺牲层205。
74.本实施例中，采用灰化工艺去除所述第一图形化层203以及所述第一牺牲层205。
75.本实施例中，形成所述第一掩膜结构210的目的在于，后续以第一掩膜结构210为掩膜，刻蚀第一区ⅰ和第二区ⅱ的衬底100，形成第一沟槽和鳍部的过程中，由于去除了第一区ⅰ的第一鳍部图形202，因此第一区ⅰ两侧的第一鳍部图形202距离较远，图形稀疏，第二区ⅱ的第一鳍部图形202图形比较密集，在以第一鳍部图形202为掩膜刻蚀衬底100时，会存在刻蚀负载效应，导致形成的鳍部的形貌不一致，而第一掩膜层211内具有第一开口212，通过调整第一开口212的宽度d1，调整掩膜图形的密集稀疏程度，能避免或缓解刻蚀负载效应，使得最终形成的鳍部的形貌一致，有利于半导体结构的性能。
76.参考图11，本实施例中，还包括：进一步刻蚀所述第一开口212的侧壁，在第一区ⅰ的第一掩膜层211内形成第二开口213，第二开口213的宽度d2大于第一开口212的宽度d1。
77.本实施例中，通过进一步刻蚀所述第一开口212的侧壁，调整形成的第二开口213的宽度，可以进一步降低刻蚀负载效应，保证在第一沟槽两侧的鳍部的形状和其他鳍部形状一致，有利于提高半导体结构的性能。
78.在其他实施例中，也可以不再刻蚀第一开口212的侧壁。
79.本实施例中，刻蚀所述第一开口212侧壁的工艺为干法刻蚀工艺；在其他实施例中，也可以采用湿法刻蚀工艺刻蚀所述第一开口212的侧壁。
80.参考图12，形成所述第一掩膜结构210后，以所述第一掩膜结构210为掩膜，刻蚀所述第一区ⅰ和第二区ⅱ的所述衬底100，直至在第一区ⅰ的衬底100内形成第一沟槽214，在第二区ⅱ的衬底100内形成鳍部215，相邻的第二区ⅱ的鳍部215之间具有第二沟槽216，所述第二沟槽216的深度h2小于所述第一沟槽214的深度h1。
81.所述第一沟槽214的深度范围为1500～3000埃。
82.所述第二沟槽216的深度范围为800～1800埃。
83.本实施例中，由于第一掩膜层211暴露出部分第一区ⅰ的衬底100表面，以第二区ⅱ的第一鳍部图形202刻蚀第一掩膜层211以及衬底100时，未被第一掩膜层211覆盖的衬底100刻蚀速率较快，被刻蚀的量较大，因此能在第一区ⅰ形成深度较深的第一沟槽214，同时在第二区ⅱ形成深度较浅的第二沟槽216，简化了工艺流程；并且直接刻蚀衬底100得到第一沟槽214，解决了在第一沟槽214底部或侧壁上形成残桩的问题，从而使后续在第一沟槽214内形成的第一隔离层不会出现空洞，提高了第一隔离层的隔离效果，防止器件之间发生漏电。
84.本实施例中，刻蚀所述第一区ⅰ和第二区ⅱ的衬底100的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述第一区ⅰ和第二区ⅱ的衬底100。
85.本实施例中，所述干法刻蚀工艺的工艺参数包括：压强为4～200毫托，源功率为100～2000w，偏置功率为0～1000w，刻蚀气体为卤素气体、碳氢氟气体、碳氟、氮气、氧气和氦气的混合气体。
86.形成所述第一沟槽214和第二沟槽216后，去除所述第二区ⅱ的第一鳍部图形202。
87.参考图13，在所述第一沟槽214和第二沟槽216内形成第一隔离层217。
88.本实施例中，所述第一隔离层216的材料为二氧化硅；在其他实施例中，所述第一隔离层217的材料还可以包括氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
89.本实施例中，形成所述第一隔离层217的方法包括：在所述衬底100上形成覆盖所述鳍部215顶部和侧壁表面的第一隔离层膜(未图示)；对所述第一隔离层膜进行平坦化处理，直至露出所述第一掩膜层211的顶部表面，形成所述第一隔离层217。
90.形成所述第一隔离层膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成第一隔离层膜，对于较深较宽的第一沟槽214和较浅较窄的第二沟槽216来说，形成的第一隔离层膜的填充性能都较好。
91.本实施例中，先形成第一掩膜结构210，第一掩膜结构210包括第一掩膜层211以及
位于第二区ⅱ的第一掩膜层211上的第一鳍部图形202，第一鳍部图形202定义出待形成的鳍部的位置和尺寸，且第一掩膜层211内具有第一开口212，第一开口212暴露出部分所述第一区ⅰ的衬底100表面。以第一掩膜结构210为掩膜刻蚀衬底100，由于第一掩膜层210暴露出部分第一区ⅰ的衬底100表面，第一区ⅰ的衬底100刻蚀较深，第二区ⅱ的衬底100刻蚀较浅，可以同时在第一区ⅰ内形成第一沟槽214，在第二区ⅱ内形成鳍部215，相邻鳍部215之间具有第二沟槽216，同时形成双深度的浅沟槽隔离结构，并且第一沟槽214底部不会形成鳍部残桩，减小了在第一沟槽214内形成的第一隔离层217出现空洞的概率，提高了第一隔离层217的隔离效果，从而提高了半导体结构的性能。
92.第二实施例
93.图14至图19是本发明第一实施例中半导体结构形成过程各步骤对应的结构示意图。
94.本实施例与第一实施例的区别点在于，本实施例中，在第一区ⅰ的衬底100内形成第一沟槽之后，再在第二区ⅰ的衬底100内形成鳍部。
95.本实施例中，提供衬底100和第一实施例相同，在此不再赘述。
96.本实施例中，具体形成所述第一沟槽的步骤包括：
97.参考图14，在所述第一区ⅰ和所述第二区ⅱ的所述衬底100表面形成第二掩膜层301。
98.本实施例中，所述第二掩膜层301的材料和形成方法与第一实施例中初始第一掩膜层201相同，在此不再赘述。
99.继续参考图14，在所述第一区ⅰ和所述第二区ⅱ的所述第二掩膜层301上形成若干分立排布的第二鳍部图形302。
100.本实施例中，所述第二鳍部图形302用于定义待形成的鳍部的位置和尺寸。
101.本实施例中，所述第二鳍部图形302的材料和形成方法与第一实施例中第一鳍部图形相同，在此不再赘述。
102.参考图15，在所述第二掩膜层301和所述第二鳍部图形302上形成第二图形化层303，所述第二图形化层303内具有第四开口304，所述第四开口304暴露出所述第一区ⅰ的第二鳍部图形302表面以及部分第一区ⅰ的第二掩膜层301表面。
103.需要说明的是，此处记载的“表面”，用于描述空间的相对位置关系，即可以表示暴露出第二鳍部图形302和第二掩膜层301表面的其他材料层。
104.本实施例中，所述第二图形化层303的材料和形成方法与第一实施例中第一图形化层203相同，在此不再赘述。
105.本实施例中，在形成所述第二图形化层303之前，还包括：在所述第二掩膜层301和所述第二鳍部图形302表面形成第二牺牲层305，所述第二牺牲层305的顶部表面高于所述第二鳍部图形302的顶部表面。
106.本实施例中，所述第二牺牲层305的材料和形成方法与第一实施例中第一牺牲层205相同，在此不再赘述。
107.在另一实施例中，在形成第二牺牲层305和第二图形化层303之前，先以第二鳍部图形302为掩膜，刻蚀所述第二掩膜层301直至暴露出衬底100的表面，形成分立排布的图形化的第二掩膜层(未图示)；去除第二鳍部图形302；在衬底100和图形化的第二掩膜层上形
成第二牺牲层以及第二图形化层。后续可以直接以图形化的第二掩膜层为掩膜刻蚀形成鳍部。
108.参考图16，以所述第二图形化层303为掩膜，刻蚀所述第一区ⅰ的所述第二牺牲层205、第二鳍部图形302、第一掩膜层301以及衬底100，直至在第一区ⅰ的衬底100内形成第一沟槽310。
109.所述第一沟槽310的深度范围为1500～3000埃。
110.本实施例中，刻蚀形成第一沟槽310的工艺为干法刻蚀工艺，刻蚀工艺参数包括：压强为10～200毫托，源功率为100～2000w，偏置功率为500～2000w，刻蚀气体为卤素气体、碳氢氟气体、碳氟、氮气、氧气和氦气的混合气体。
111.本实施例中，直接以第二图形化层303为掩膜，刻蚀形成第一沟槽310，可以简化工艺流程，避免形成的第一沟槽310底部出现残桩。
112.形成所述第一沟槽310后，去除所述第二图形化层303以及剩余所述牺牲层305。
113.参考图17，形成第一沟槽310后，在所述第一沟槽310内形成第二隔离层311。
114.本实施例中，所述第二隔离层311的材料和形成方法与第一实施例中第一隔离层216相同，在此不再赘述。
115.在其他实施例中，一些非流动性的填充工艺也可用于形成所述第二隔离层311，例如harp(高深宽比工艺，high aspect ratio process)或peteos(等离子体增强正硅酸乙酯，plasma enhanced tetra ethyl ortho silicate)工艺。
116.参考图18，以所述第二区ⅱ的第二鳍部图形302为掩膜，刻蚀所述第二区ⅱ的第二掩膜层301和衬底100，在第二区ⅱ的衬底100内形成鳍部312，相邻所述鳍部312之间具有第二沟槽313，所述第二沟槽313的深度小于第一沟槽310的深度。
117.所述第二沟槽313的深度范围为800～1800埃。
118.本实施例中，形成所述第二沟槽313后，去除所述第二鳍部图形302。
119.参考图19，形成所述第二沟槽313后，在所述第二沟槽313内形成第三隔离层314。
120.本实施例中，所述第三隔离层314的材料和形成方法与第一实施例中第一隔离层214相同，在此不再赘述。
121.本实施例提供的半导体结构的形成方法，先形成深度较深的第一沟槽310，可以避免第一沟槽310底部或侧壁表面形成鳍部残桩，从而减小了在第一沟槽310内形成的第二隔离层311出现空洞的概率，保证了第二隔离层311的隔离效果，防止半导体器件之间发生漏电，有利于提高半导体结构的性能。
122.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。