带自对准隔离部的纳米线/片器件及制造方法及电子设备与流程

1.本公开涉及半导体领域，更具体地，涉及具有自对准隔离部的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。


背景技术：

2.纳米线或纳米片(以下简称为“纳米线/片”)器件，特别是基于纳米线/片的全环绕栅(gaa)金属氧化物半导体场效应晶体管(mosfet)，能很好地控制短沟道效应，并实现器件的进一步微缩。另外，希望外延生长源/漏，例如为了增大源/漏以便于制作到源/漏的接触部，或者实现应力工程，等等。然而，随着不断小型化，难以生长高质量的源漏。


技术实现要素：

3.有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。
4.根据本公开的一个方面，提供了一种纳米线/片器件，包括：衬底；与衬底的表面间隔开且沿第一方向延伸的纳米线/片；位于纳米线/片在第一方向上的相对两端且与纳米线/片相接的源/漏层；沿与第一方向相交的第二方向延伸以围绕纳米线/片的栅堆叠；以及设置在栅堆叠的侧壁上的第一侧墙，其中，第一侧墙包括连续延伸的材料层，该连续延伸的材料层具有沿着纳米线/片的表面的第一部分、沿着源/漏层面向栅堆叠的侧壁的第二部分以及沿着栅堆叠面向源/漏层的侧壁的第三部分，第二部分与第三部分之间具有缝隙或界面。
5.根据本公开的另一方面，提供了一种制造纳米线/片器件的方法，包括：在衬底上设置与衬底的表面间隔开且沿第一方向延伸的纳米线/片；在衬底上形成沿与第一方向相交的第二方向延伸且围绕纳米线/片的伪栅，伪栅的侧壁上形成有第一侧墙；在纳米线/片在第一方向上的相对两端生长源/漏层；在存在源/漏层和至少部分伪栅的情况下，将第一侧墙替换为第二侧墙；以及在第二侧墙的内侧形成栅堆叠，其中，第二侧墙包括连续延伸的材料层，该连续延伸的材料层具有沿着纳米线/片的表面的第一部分、沿着源/漏层面向栅堆叠的侧壁的第二部分以及沿着栅堆叠面向源/漏层的侧壁的第三部分，第二部分与第三部分之间具有缝隙或界面。
6.根据本公开的另一方面，提供了一种电子设备，包括上述纳米线/片器件。
7.根据本公开的实施例，采用了替代侧墙工艺。初始可以形成有利于晶体生长的第一侧墙，以有助于生长高晶体质量的源/漏层。随后，第一侧墙可以被替代为第二侧墙。有利地，第二侧墙可以具有低介电常数，例如以降低寄生电容。
附图说明
8.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
9.图1至21(b)示意性示出了根据本公开实施例的制造纳米线/片器件的流程中的一些阶段；
10.图22(a)至23示意性示出了根据比较示例的源/漏生长；
11.图24(a)至31示意性示出了根据本公开另一实施例的制造纳米线/片器件的流程中的一些阶段；
12.图32示意性示出了根据根据本公开另一实施例的纳米线/片器件，
13.其中，
14.图2(a)、2(b)、5(a)、6(a)、16(a)、17(a)、20(a)、24(a)、25(a)是俯视图，图2(a)中示出了aa
′
线和bb
′
线的位置，20(a)中示出了cc
′
线的位置，24(a)中示出了dd
′
线和ee
′
线的位置，
15.图1、3(a)、4(a)、5(b)、6(b)、7、8、9(a)、10(a)、10(b)、11(a)、12(a)、13(a)、14(a)、15(a)、16(b)、17(b)、18、19、20(b)、21(a)、22(a)、23、24(b)、25(b)、26(a)、27至32是沿aa
′
线的截面图，
16.图3(b)、4(b)、9(b)、11(b)、12(b)、13(b)、14(b)、15(b)、16(c)、21(b)、26(b)是沿bb
′
线的截面图，
17.图20(c)是沿cc
′
线的截面图，
18.图25(c)是沿dd
′
线的截面图，
19.图25(d)、26(c)是沿ee
′
线的截面图，
20.图9(c)、22(b)、26(d)是沿着侧墙的侧壁获得的截面图。
具体实施方式
21.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
22.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
23.根据本公开的实施例，提供了一种纳米线/片器件。具体地，器件可以包括一个或多个纳米线或纳米片，以用作沟道。纳米线/片可以相对于衬底悬空，且可以实质上平行于衬底的表面延伸。各纳米线/片在竖直方向(例如，实质上垂直于衬底表面的方向)上对准。纳米线/片可以在第一方向上延伸，且在第一方向上的相对两端可以连接到源/漏层。源/漏层可以包括与纳米线/片不同的半导体材料，以便实现应力工程。另外，栅堆叠可以沿与第一方向相交(例如，垂直)的第二方向延伸以与各纳米线/片相交，并因此可以围绕各纳米线/片的外周，从而形成全环绕栅(gaa)结构。
24.栅堆叠的侧壁上可以形成有侧墙。侧墙可以将栅堆叠与源/漏层相隔离。如下所述，侧墙可以通过替代侧墙工艺来形成。在替代侧墙工艺中，侧墙的至少一部分(称作“第一部分”)，具体地，在竖直方向上与纳米线/片相交叠的部分，可以填充到受限空间中。对于受限空间的填充可以导致缝隙(例如，气隙)或界面或表面，并因此导致侧墙在该受限空间中的部分可以呈o形或u形。例如，侧墙的第一部分可以包括连续延伸的材料层，该连续延伸的材料层具有沿着纳米线/片的表面的第一部分、沿着源/漏层面向栅堆叠的侧壁的第二部分以及沿着栅堆叠面向源/漏层的侧壁的第三部分(还有可能存在与第一部分相对且连接第二部分与第三部分的第四部分)，第二部分与第三部分之间具有缝隙或界面。由于这种缝隙，侧墙可以具有降低的介电常数，并因此可以改善器件性能。
25.在栅堆叠与衬底之间可以设有隔离部。隔离部可以自对准于栅堆叠，且可以与纳米线/片在竖直方向上实质上对准。
26.这种半导体器件例如可以如下制造。可以在衬底上设置与衬底的表面间隔开的沿第一方向延伸的纳米线/片，并形成沿与第一方向相交(例如，垂直)的第二方向延伸以围绕纳米线/片的伪栅。可以在伪栅的侧壁上形成第一侧墙。可以在纳米线/片在第一方向上的相对两端生长源/漏层之后，将第一侧墙替换为第二侧墙(即，替代侧墙工艺)。在替代侧墙工艺中，存在由伪栅(的至少一部分)、源/漏层、各纳米线/片限定的受限空间。因此，第二侧墙可以由于这种受限空间而存在如上所述的缝隙或界面或表面。
27.第一侧墙可以有利于源/漏层的生长。例如，第一侧墙至少在与纳米线/片相邻接的区域中可以具有与纳米线/片实质上相同的晶体结构。于是，源/漏层可以以纳米线/片在第一方向上的端部以及第一侧墙的所述区域为种子进行生长。这有助于降低源/漏层中的缺陷，并因此改进源/漏层的晶体质量。
28.可以在衬底上设置隔离部限定层，纳米线/片可以设置在隔离部限定层上。可以将隔离部限定层构图为自对准于纳米线/片的形状，这可以通过以纳米线/片(或者，用来形成纳米线/片的(硬)掩模)作为掩模对隔离部限定层进行刻蚀来实现。之后，可以通过将隔离部限定层替换为电介质材料，来形成自对准的隔离部。
29.为设置纳米线/片，可以在隔离部限定层上形成一个或多个栅限定层以及一个或多个纳米线/片限定层交替设置的堆叠。可以将该堆叠构图为沿第一方向延伸的预备纳米线/片。预备纳米线/片在第一方向上的长度可以大于最终要形成的纳米线/片在第一方向上的长度，以便随后形成与伪栅自对准的纳米线/片。在该构图步骤中，可以对隔离部限定层也进行构图。于是，隔离部限定层可以自对准于预备纳米线/片。至此，栅限定层也呈纳米线/片的形状。为形成全围绕栅，还可以形成另一栅限定层，并将其构图为沿第二方向延伸的条形。可以在条形的另一栅限定层的侧壁上形成第一子侧墙，该第一子侧墙也可以形成在所述堆叠的侧壁上。可以条形的另一栅限定层和第一子侧墙为掩模，对下方的预备纳米线/片进行构图。于是，该条形的另一栅限定层与其他栅限定层一起构成了沿第二方向延伸的伪栅，纳米线/片限定层被构图为与伪栅自对准的纳米线/片，纳米线/片被伪栅围绕。在该构图步骤中，可以对隔离部限定层也进行构图。于是，隔离部限定层可以自对准于纳米线/片。
30.另外，可以对栅限定层进行选择性刻蚀，使其侧壁相对于纳米线/片的侧壁向内凹入，并在如此形成的凹入中形成第二子侧墙。于是，第二子侧墙可以自对准于栅限定层。第
一子侧墙和第二子侧墙可以构成上述第一侧墙。第二子侧墙可以有利于源/漏层的生长。
31.在替代侧墙工艺中，可以去除另一栅限定层以露出第一子侧墙，可以去除第一子侧墙以露出第二子侧墙在第二方向上的端部，可以去除第二子侧墙，并可以形成第二侧墙。第二侧墙可填充到原本第二子侧墙所在的空间(受限空间)中。
32.本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
33.图1至21(b)示意性示出了根据本公开实施例的制造纳米线/片器件的流程中的一些阶段。
34.如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
35.在衬底1001上，可以形成隔离部限定层1003，用于限定随后将要形成的隔离部的位置。在隔离部限定层1003上，可以形成刻蚀停止层1005。刻蚀停止层1005可以在随后对隔离部限定层1003进行刻蚀时设定停止位置，特别是在隔离部限定层1003与之后形成的栅限定层(例如，1007)之间不具备刻蚀选择性或刻蚀选择性较低的情况下。或者，在隔离部限定层1003与之后形成的栅限定层之间具备刻蚀选择性的情况下，可以省略刻蚀停止层1005。
36.在刻蚀停止层1005上，可以形成栅限定层1007、1011、1015和纳米线/片限定层1009、1013交替设置的堆叠。栅限定层1007、1011、1015可以限定随后将要形成的栅堆叠的位置，纳米线/片限定层1009、1013可以限定随后将要形成的纳米线/片的位置。在该堆叠中，最上层可以是栅限定层1015，从而各纳米线/片限定层1009、1013在上下方均被栅限定层覆盖，以便随后形成全围绕栅配置。在该示例中，形成了两个纳米线/片限定层1009、1013，并因此在最终的器件中形成两个纳米线/片。但是，本公开不限于此，可以根据最终要形成的纳米线/片的数目(可以为一个或多个)，确定要形成的纳米线/片限定层的数目以及相应地确定要形成的栅限定层的数目。
37.隔离部限定层1003、刻蚀停止层1005以及栅限定层1007、1011、1015和纳米线/片限定层1009、1013可以是通过例如外延生长而在衬底1001上形成的半导体层。于是，纳米线/片限定层1009、1013可以具有良好的晶体质量，并可以是单晶结构，以便随后提供单晶的纳米线/片以用作沟道。这些半导体层之中相邻的半导体层之间可以具有刻蚀选择性，以便随后能够被不同地处理。例如，刻蚀停止层1005以及纳米线/片限定层1009、1013可以包括si，而隔离部限定层1003以及栅限定层1007、1011、1015可以包括sige(ge的原子百分比例如为约10％至40％，且可以逐渐变化以降低缺陷)。各半导体层可以具有实质上均匀的厚度，从而与衬底1001的表面大致平行延伸。例如，隔离部限定层1003的厚度可以为约30nm至80nm，刻蚀停止层1005的厚度可以为约3nm至15nm，栅限定层1007、1011、1015的厚度可以为约20nm至40nm，纳米线/片限定层1009、1013的厚度可以为约5nm至15nm。
38.接下来，可以构图纳米线/片。例如，如图2(a)和2(b)所示，可以在上述堆叠上形成光刻胶1017a或1017b，通过光刻将光刻胶1017a或1017b构图为纳米线(图2(a))或纳米片(图2(b))的形式。在纳米片的情况下，纳米片的宽度w可以确定器件提供电流的器件宽度。在以下描述中，主要以纳米线的情形为例，但是这些描述同样适用于纳米片的情形。然后，如图3(a)和3(b)所示，可以光刻胶1017a或1017作为刻蚀掩模，通过例如竖直方向上的反应离子刻蚀(rie)，依次选择性刻蚀衬底1001上的各层，刻蚀可以停止于衬底1001。这样，衬底1001上的各层被构图为与光刻胶1017a或1017b相应的预备纳米线或纳米片。在此，预备纳米线/片的长度(纵向尺度，也即，在图3(a)的取向下水平方向上的长度)可以大于需要形成的用作沟道的纳米线/片的长度，这是为了随后得到与伪栅(栅堆叠)自对准的纳米线/片以用作沟道。之后，可以去除光刻胶1017a或1017b。
39.为电隔离的目的，如图4(a)和4(b)所示，可以在衬底1001上形成隔离部1019，例如浅沟槽隔离(sti)。例如，sti 1019可以通过在衬底上淀积氧化物(例如，氧化硅)，对淀积的氧化物进行平坦化处理例如化学机械抛光(cmp)，并对平坦化后的氧化物例如通过湿法刻蚀或者气相或干法刻蚀等进行回蚀来形成。另外，在衬底1001上已构图为纳米线/片形式的半导体层堆叠的表面上，可以通过例如淀积，形成一薄刻蚀停止层1019
′
(例如，厚度为约1nm至5nm)。在此，刻蚀停止层1019
′
可以同样包括氧化物，且因此被示出为与sti 1019一体的薄层。
40.如上所述，栅限定层1007、1011、1015位于纳米线/片限定层1009、1013上、下两侧，为形成全环绕栅，还可以在图4(b)所示取向下的左右两侧形成另一栅限定层。例如，如图5(a)和5(b)所示，可以在sti 1019以及刻蚀停止层1019
′
上形成栅限定层1021。例如，栅限定层1021可以通过淀积与之前的栅限定层1007、1011、1015基本上相同或类似的材料(从而具有基本上相同或相似的刻蚀选择性，以便一起处理)，并对淀积的材料进行平坦化处理如cmp来形成。在该示例中，栅限定层1021可以包括ge原子百分比与栅限定层1007、1011、1015基本上相同或类似的sige。
41.在栅限定层1021上，可以通过例如淀积，形成硬掩模层1023，以便于构图。例如，硬掩模层1023可以包括碳化硅，厚度为约100nm-250nm。
42.可以将栅限定层1021(以及1007、1011、1015)构图为沿与预备纳米线/片的延伸方向(可称为“第一方向”，例如，图5(a)和图5(b)中的水平方向)相交例如垂直的方向(可称为“第二方向”，例如，图5(a)中的竖直方向，图5(b)中垂直于纸面的方向)延伸的伪栅。例如，可以在硬掩模层1023上形成光刻胶1025，并通过光刻将光刻胶1025构图为沿第二方向延伸的条形。然后，可以光刻胶1025为刻蚀掩模，通过例如rie，对硬掩模层1023、栅限定层1021进行选择性刻蚀，刻蚀可以停止于刻蚀停止层1019
′
。之后，可以去除光刻胶1025。
43.在常规技术中，在构图栅限定层1021之后，紧接着会同样利用光刻胶1025作为刻蚀掩模来构图下方的栅限定层1007、1011、1015，从而使得它们一起形成伪栅(且因此纳米线/片限定层1009、1013也可被相同地构图从而形成纳米线/片，另外刻蚀停止层1005和隔离部限定层1003也可被相同地构图)。可以通过选择性刻蚀，使栅限定层1007、1011、1015、1021(以及隔离部限定层1003)在横向上相对凹入，并在凹入中形成自对准于伪栅两侧的电介质的侧墙1027a，以限定用于形成栅堆叠的空间，如图22(a)和22(b)所示。但是，这在随后生长源/漏层时可能造成问题。如图22(b)所示，侧墙1027a连续延伸，其中具有一些开口，纳
米线/片1009、1013(以及刻蚀停止层1005)可以从这些开口露出。由于电介质的侧墙1027a(通常，并非良好的晶体生长种子)的存在，作为晶体生长种子的纳米线/片1009、1013(以及刻蚀停止层1005、衬底1001)形成一些离散的生长点。于是，所生长的源/漏层(参见图23中的1033a)中可能存在较多的缺陷，如位错(dislocation)或界面。例如，分别从不同的种子(纳米线/片1009、1013的暴露侧壁、刻蚀停止层1005的暴露侧壁、衬底1001的暴露表面)生长的晶体可能彼此汇聚从而形成界面，如图23中的虚线示意性所示。
44.根据本公开的实施例，在生长源/漏层之前，所形成的侧墙的至少一部分区域可以具有与纳米线/片限定层1009、1013相同或基本上相同的晶体结构，从而有利于晶体生长。侧墙的该区域可以与纳米线/片限定层1009、1013的侧壁(以及刻蚀停止层1005的侧壁，因为生长也发生在其侧壁)中至少一部分形成实质上一致且连续的晶体生长表面。
45.根据本公开的实施例，侧墙可以分次形成。分次形成侧墙的优点将在以下结合后继工艺而具体描述。当然，本公开不限于此，侧墙也可以如结合图22(a)和22(b)所述一次形成，不同之处在于侧墙可以具有与纳米线/片限定层1009、1013相同或基本上相同的晶体结构从而有利于晶体生长。
46.例如，如图6(a)和6(b)所示，可以在已被构图为沿第二方向延伸的条形的栅限定层1021的侧壁上形成第一子侧墙1027。本领域存在各种方式来形成侧墙。例如，可以大致共形的方式淀积侧墙材料层，例如，厚度为约3nm-15nm的氮化物(例如，氮化硅)，并通过例如竖直方向的rie，去除侧墙材料层的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙。在此，可以控制回蚀深度，使得在半导体层堆叠的侧壁上也形成有第一子侧墙1027，这有助于引导源/漏层的生长。在图22(a)和22(b)所示的情况下，无法形成这种引导源/漏层生长的第一子侧墙。
47.在形成第一子侧墙1027之后，可以类似于图22(a)和22(b)，在栅限定层1007、1011、1015的侧壁上形成第二子侧墙。
48.例如，如图7所示，可以硬掩模层1023和第一子侧墙1027作为刻蚀掩模，依次对刻蚀停止层1019
′
以及半导体层堆叠中的各层进行选择性刻蚀如rie，刻蚀可以停止于衬底1001(也可以存在一定的过刻)。结果，纳米线/片限定层1009、1013形成为随后可以用来提供沟道的纳米线或纳米片(在下面，将纳米线/片限定层1009、1013称作纳米线/片1009、1013)，且被栅限定层1007、1011、1015、1021(一起形成“伪栅”)所围绕。纳米线/片1009、1013可以自对准于伪栅。
49.为保证各纳米线/片1009、1013上下的栅长相同，在此可以利用自对准技术来形成第二子侧墙。例如，如图8所示，可以相对于纳米线/片1009、1013(在该示例中，si)，选择性刻蚀栅限定层1007、1011、1015(在该示例中，sige)，使其侧壁相对于纳米线/片1009、1013的侧壁在横向上向内凹入一定深度。优选地，栅限定层1007、1011、1015各自的凹入深度实质上相同，且在左右两侧的凹入深度实质上相同(且可以基本上等于第一侧墙1027的厚度)。例如，可以使用原子层刻蚀(ale)来实现良好的刻蚀控制。在该示例中，隔离部限定层1003同样为sige，因此也可以凹入实质上相同的深度。于是，刻蚀后栅限定层1007、1011、1015(以及隔离部限定层1003，甚至栅限定层1021)相应的侧壁可以实质上共面。
50.在如此形成的凹入中，可以形成第二子侧墙。如图9(a)、9(b)和9(c)所示，可以通过例如外延生长，形成厚度足以填满上述凹入(例如，约3nm至15nm)的半导体材料层，可以
通过例如竖直方向的rie，使半导体材料层留于凹入中，从而形成第二子侧墙1027
′
。第二子侧墙1027
′
与第一子侧墙1027一起限定了用于栅堆叠的空间。第二子侧墙1027
′
的外侧壁可以与第一子侧墙1027的外侧壁(以及纳米线/片1009、1013的侧壁)实质上共面，第二子侧墙1027
′
的内侧壁可以实质上平坦(从而在纳米线/片1009、1013上下限定实质上相同的栅长)。第二子侧墙1027
′
可以包括与纳米线/片1009、1013具有实质上相同晶体结构的材料，例如sige。考虑到刻蚀选择性，第二子侧墙1027
′
中sige的ge含量高于栅限定层1007、1011、1015、1021中sige的ge含量，例如原子百分比为约20％至60％。如图9(a)和9(c)所示，在第一方向上的相对两侧，可以形成实质上连续延伸、且晶体结构实质上一致的晶体生长面(第二子侧墙1027
′
的外侧壁 纳米线/片1009、1013的侧壁)，而非如图22(b)所示的一些离散生长点。
51.在此，通过外延生长半导体材料来形成有利于晶体生长的第二子侧墙1027
′
，考虑到纳米线/片1009、1013与栅限定层1007、1011、1015(以及隔离部限定层1003和刻蚀停止层1005)均为半导体材料且可通过外延生长形成，从而有助于形成实质上一致的晶体结构。
52.根据本公开的其他实施例，可以使用非半导体材料如电介质材料来形成第二子侧墙1027
′
。与用于常规侧墙的电介质材料如氧化物、氮化物、氮氧化物等不同，在此用于第二子侧墙1027
′
的电介质材料可以具有与纳米线/片1009、1013实质上相同的晶体结构，并可通过外延生长或淀积且然后rie来填充于凹入中。侧墙1027可以与纳米线/片1009、1013或者随后形成的源/漏层形成共晶体。例如，第二子侧墙1027
′
可以包括具有能够与纳米线/片1009、1013晶格匹配的单晶电介质材料，例如如下材料的氧化物或氮化物：锶(sr)、钛(ti)、镧(la)、铝(al)、钕(nd)、镥(lu)、钆(gd)，或其组合。例如，第二子侧墙1027
′
可以包括srtio3、laalo3、ndalo3、gdalo3等中至少之一。根据实施例，第二子侧墙1027
′
在没有应变时的晶格常数与纳米线/片1009、1013在没有应变时的晶格常数的偏差在
±
2％之内。关于晶体结构和晶格常数的描述，同样适用于第二子侧墙1027
′
包括半导体材料的情况。
53.如图10(a)所示，可以第二子侧墙1027
′
的外侧壁以及纳米线/片1009、1013(以及刻蚀停止层1005)的暴露侧壁(以及暴露的衬底1001的表面)为种子，通过例如选择性外延生长，形成源/漏层1033。如上所述，第一子侧墙1027可以引导源/漏层1033的生长。源/漏层1033可以形成为与所有纳米线/片1009、1013的暴露侧壁相接。源/漏层1033可以包括各种合适的半导体材料。为增强器件性能，源/漏层1033可以包含晶格常数与纳米线/片不同的半导体材料，以向其中将形成沟道区的纳米线/片施加应力。例如，对于n型器件，源/漏层1033可以包括si：c(c原子百分比例如为约0.1％至3％)，以施加拉应力；对于p型器件，源/漏层1033可以包括sige(ge原子百分比例如为约20％至80％)，以施加压应力。另外，源/漏层1033可以通过例如原位掺杂或离子注入，被掺杂为所需的导电类型(对于n型器件为n型掺杂，对于p型器件为p型掺杂)。
54.由于如图9(c)所示的连续延伸且实质一致的晶体生长面的存在，所生长的源/漏层1033可以具有良好的晶体质量，几乎没有或较少(相比于图23所示的情形)晶体缺陷如位错或界面。另外，在施加应力的情况下，良好的晶体质量也有助于提升应力水平。
55.另外，如图9(c)所示，在第二方向上，除了中部存在晶体生长面之外，两侧为第一子侧墙1027。这可以限制源/漏层在第二方向上的生长范围，从而避免第二方向上相邻的器件各自的源/漏层彼此不必要地连接(以减少不必要的刻蚀步骤)。
56.另外，考虑到以下的替代侧墙工艺，为了在去除第二子侧墙1027
′
(以及第一子侧墙1027)时更好地提供刻蚀停止位置(以避免影响所生长的源/漏层1033)，可以在第二子侧墙1027
′
的侧壁上设置刻蚀停止层。例如，在第二子侧墙1027
′
包括sige且源/漏层1033也包括sige的情况下，可以通过选择性外延生长，在晶体生长面上先形成一薄层si(厚度为例如约2nm-5nm)，作为刻蚀停止层，如图10(a)中的虚线框所示。当然，如果第二子侧墙1027
′
相对于其他材料层特别是源/漏层1033具有高刻蚀选择性，例如包括上述电介质材料，则可以不形成这种刻蚀停止层。
57.在图10(a)所示的实施例中，从纳米线/片的侧壁生长的源/漏层与从衬底1001的表面生长的源/漏层相接。这有助于散热或增强沟道中的应力，进而提高器件性能。
58.根据本公开的另一实施例，如图10(b)所示，在生长源/漏层1033之前，可以先在衬底1001上形成隔离部1019
″
如sti，以使随后生长的源/漏层1033与衬底1001之间可以电隔离，并抑制漏电流。例如，可以通过淀积氧化物，对淀积的氧化物进行平坦化处理如cmp，并对平坦化后的氧化物进行回蚀，来形成隔离部1019
″
。
59.以下，将主要以图10(a)所示的情形为例进行描述，但这些描述同样适用于图10(b)所示的情形。
60.如图11(a)和11(b)所示，可以在衬底1001上形成层间电介质层1035。例如，可以通过淀积氧化物，对淀积的氧化物进行平坦化处理如cmp，并回蚀平坦化后的氧化物，来形成层间电介质层1035。层间电介质层1035可以露出硬掩模层1023，但覆盖源/漏层1033。层间电介质层1035露出了伪栅所在的区域，并覆盖了其余区域，从而有助于随后进行替代侧墙工艺和替代栅工艺。
61.在形成层间电介质层1035之前，根据之前生长的源/漏层1033的顶面的高度，可选地回蚀源/漏层1033，以例如避免源/漏层1033的过度生长而导致的短路。
62.在此，考虑到最下方的栅限定层1007下方的隔离部的形成，可以先对隔离部限定层1003进行处理，具体地，替换为隔离部。为此，可以形成到隔离部限定层1003的加工通道。
63.例如，可以通过选择性刻蚀，去除硬掩模层1023，以露出栅限定层1021。可以通过选择性刻蚀，使栅限定层1021的高度降低至顶面低于隔离部限定层1003的顶面，但仍然保持有一定厚度，以便随后形成的掩模层(参见图12(a)和12(b)中的1037)能遮蔽隔离部限定层1003顶面上方的所有栅限定层1007、1011、1015，同时将隔离部限定层1003露出。例如，可以使用ale，以便很好地控制刻蚀深度。在此，由于刻蚀停止层1019
′
的存在，其他栅限定层1007、1011、1015可以不受影响。
64.然后，如图12(a)和12(b)所示，可以在栅限定层1021上形成掩模层例如光刻胶1037。可以通过光刻，将光刻胶1037构图为沿着纳米线/片的延伸方向延伸的条形，并可以遮蔽纳米线/片以及栅限定层1007、1011、1015的外表面(之间夹有刻蚀停止层1019
′
)。由于栅限定层1021的存在，隔离部限定层1003的一部分表面未被光刻胶1037遮蔽。之后，可以通过选择性刻蚀，依次去除栅限定层1021，去除由于栅限定层1021的去除而露出的刻蚀停止层1019
′
的部分，去除由于刻蚀停止层1019
′
的该部分的去除而露出的隔离部限定层1003。于是，在刻蚀停止层1005下方形成了空隙。由于隔离部限定层1003与上方的各纳米线/片、栅限定层通过相同的硬掩模层来限定，故而隔离部限定层1003与上方的各纳米线/片、栅限定层在竖直方向上对准，且因此由于隔离部限定层1003的去除而导致的空隙可以自对准于
上方的各纳米线/片、栅限定层。之后，可以去除光刻胶1037。
65.在此，在刻蚀sige的隔离部限定层1003时，隔离部限定层1003的侧壁上的同为sige(尽管ge浓度不同)的第二子侧墙1027
′
也可以被去除。而第一子侧墙1027可以基本上不受侵蚀，并因此可以良好地限定用于栅堆叠的空间。当然，在该刻蚀步骤中，第二子侧墙1027
′
也可以基本不受影响或者受影响较小，而是在后继替代侧墙工艺中被替换。
66.在该示例中，刻蚀停止层1005也为半导体材料且连接在相对的源/漏层之间，这会导致漏电路径。为此，如图13(a)和13(b)所示，可以通过选择性刻蚀，例如使用tmah溶液的湿法腐蚀或ale，去除刻蚀停止层1005。另外，在该示例中，刻蚀停止层1005和衬底1001均包括硅，于是衬底1001也可以刻蚀掉一部分。于是，最下方的栅限定层1007与衬底1001之间的空隙可以增大，但仍然可以保持与上方的各纳米线/片、栅限定层实质上对准。另外，图13(a)中还示出了空隙向两侧的扩大，这例如是由于如上所述的刻蚀停止层(参见图10(a)中的虚线框)的刻蚀或者对源/漏层1033的过刻。
67.如图14(a)和14(b)所示，可以在如此形成的空隙中填充电介质材料例如低k电介质材料，以形成隔离部1039。考虑到刻蚀选择性(例如，相对于层间电介质层1035、sti 1019、第一子侧墙1027、第二子侧墙1027
′
等)，隔离部1039可以包括氮氧化物(例如，氮氧化硅)。例如，可以通过在衬底1001上淀积足够的氮氧化物，并回蚀如rie所淀积的氮氧化物，来形成隔离部1039。如此形成的隔离部1039可以自对准于上方的各纳米线/片、栅限定层。如图14(b)所示，隔离部1039在第二方向上与sti 1019相接。
68.根据另一实施例，如图15(a)和15(b)所示，在淀积电介质材料时，由于上述空隙的空间受限，隔离部1039
′
可以形成中空结构。这种情况下，可以进一步降低隔离部1039
′
的介电常数。
69.接下来，可以进行替代侧墙工艺。
70.如图16(a)、16(b)和16(c)所示，可以通过选择性刻蚀，去除薄的刻蚀停止层1019
′
，以露出下方的栅限定层。在此，在俯视图中，仅为图示方便起见，并没有示出隔离部1039相对突出的部分(参见图16(c)，隔离部1039在左右两侧相对突出)。然后，如图17(a)和17(b)所示，可以通过选择性刻蚀，去除第一子侧墙1027。在此，可以使用ald，以实现良好的刻蚀控制，以尽量避免对层间电介质层1035下方的第一子侧墙1027的侵蚀。
71.接下来，如图18所示，可以通过选择性刻蚀如rie，去除残余的刻蚀停止层1019
′
，以露出第二子侧墙1027
′
(在第二方向上的侧壁)。在栅限定层1007、1011、1015以及源/漏层1033与第二子侧墙1027
′
同样包括sige的情况下，它们可以由于例如ge浓度(或者，ge原子百分比)的不同而具有刻蚀选择性。然后，可以通过选择性刻蚀如湿法腐蚀，去除第二子侧墙1027
′
。在如上所述存在刻蚀停止层(参见图10(a)、10(b)中的虚线框)的情况下，刻蚀可以停止于该刻蚀停止层。于是，在栅限定层1007、1011、1015与源/漏层1033之间，留下了用于侧墙的空间。
72.可以通过侧墙形成工艺来形成侧墙。例如，如图19所示，可以通过淀积，以大致共形的方式，形成电介质层1037。考虑到刻蚀选择性(例如，相对于氧化物的层间电介质层1035、sti 1019和氮氧化物的隔离部1039)，电介质层1037可以包括氮化物。电介质层1037填充到栅限定层1007、1011、1015与源/漏层1033之间的间隙中，从而自对准于各栅限定层。这些间隙较小，故而电介质层1037在填充这些间隙时，可能会在内部形成缝隙或界面或表
面。由于这种缝隙或界面或表面，电介质层在局部(在缝隙或界面或表面周围)可以呈o形或u形。具体地，淀积可以从各个表面开始，在各表面上淀积的材料层随着淀积厚度的增大而彼此靠近。彼此靠近的材料层表面(由于受限空间，不一定能完全汇聚)之间可以形成缝隙或界面或表面。然后，如图20(a)、20(b)和20(c)所示，可以对淀积的电介质层1037进行选择性刻蚀，如竖直方向的rie，去除电介质层1037在层间电介质层1035的顶面上的部分，并因此形成侧墙，在此仍然标示为1037。
73.更具体地，侧墙1037可以包括在竖直方向上与纳米线/片1009、1013相交叠的第一部分(可以对应于第二子侧墙1027
′
以及可能地第一子侧墙1027在竖直方向上与纳米线/片1009、1013相交叠的部分，参见图9(c))以及在第一部分在第二方向上的相对两侧、从第一部分延伸的第二部分和第三部分(可以对应于第一子侧墙1027在半导体层堆叠在第二方向上的相对两侧上的部分，参见图9(c))。在形成时，侧墙1027的第一部分由于需要填充到由栅限定层、源/漏层、纳米线/片所限定的狭窄空间中，从而易于在内部形成缝隙或气隙，并由此可以降低侧墙的介电常数。在狭窄空间中，填充从该狭窄空间的侧壁开始。于是，所形成的侧墙1027的第一部分的材料层可以呈现沿着该狭窄空间的侧壁的形状。例如，侧墙1027的第一部分可以具有沿着纳米线/片的表面的第一部分、沿着源/漏层面向伪栅的侧壁的第二部分、沿着伪栅面向源/漏层的侧壁的第三部分(例如，呈u形)，并且可选地还可以具有与第一部分相对(例如，沿着相邻的纳米线/片的表面或者沿着隔离部1039的表面)且连接第二部分与第三部分的第四部分(例如，呈o形)。不考虑电介质层填充的各向异性，从各个侧壁开始的膜厚可以大致相同，也即，第一部分、第二部分和第三部分(以及第四部分)可以具有实质上均匀的膜厚(在垂直于第二方向的同一截面中)。另外，侧墙1027的第二部分和第三部分并没有这种狭窄空间的限制，从而可以实质上不存在缝隙。
74.在此需要指出的是，尽管在图20(c)中将空隙示出为矩形，但是空隙可能成其他形状，例如橄榄状(在两侧的缝隙小，在中间的缝隙大)。
75.接下来，可以进行替代栅工艺。
76.例如，如图21(a)和21(b)所示，可以通过选择性刻蚀，去除栅限定层。于是，在侧墙1037内侧，sti 1019和隔离部1039上方，形成了栅槽(对应于各栅限定层原先所占据的空间)。在如此形成的栅槽中，可以依次形成栅介质层1041和栅电极1043，得到最终的栅堆叠。例如，栅介质层1041可以包括高k栅介质如hfo2，厚度为约2nm-10nm；栅电极1043可以包括功函数调节层如tin、tialn、tan等以及栅导体层如w、co、ru等。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ald)形成的氧化物，厚度为约0.3nm-2nm。
77.如图21(a)和21(b)所示，根据实施例的纳米线/片器件可以包括与衬底1001间隔开的纳米线/片1009、1013(数目可以更少或更多)以及围绕纳米线/片1009、1013的栅堆叠，栅堆叠包括栅介质层1041和栅电极1043。
78.侧墙1037形成在栅堆叠的侧壁上。侧墙1037与栅堆叠相接的内侧壁在竖直方向上可以实质上共面，从而可以提供相同的栅长。另外，侧墙1037的外侧壁在竖直方向上也可以共面，且可以与纳米线/片1009、1013的侧壁共面。如上所述，侧墙1037中可以具有缝隙或界面或表面，并因此可以在局部具有o形或u形。
79.该纳米线/片器件还可以包括隔离部1039。如上所述，隔离部1039可以自对准于栅
堆叠或者纳米片1009、1013。侧墙1037可以未形成在隔离部1039的侧壁上。
80.在以上实施例中，为了提升源/漏层的生长质量，分别形成第一子侧墙1027和第二子侧墙1027
′
。但是，本公开不限于此。例如，可以如以上结合图22(a)和22(b)所述一次形成伪侧墙。在生长源/漏层之后，可以同样进行替代侧墙工艺。在形成侧墙时，由于源/漏层和伪栅的存在，同样存在受限空间，并以此可以导致侧墙中存在缝隙，从而侧墙可以具有降低的电介质常数。因此，尽管源/漏层的生长质量可能并未提升，但仍实现了性能改进。
81.根据本公开的实施例，还可以利用伪栅来形成自对准的隔离部，例如浅沟槽隔离(sti)。
82.图24(a)至31示意性示出了根据本公开另一实施例的制造纳米线/片器件的流程中的一些阶段。以下，将主要描述与上述实施例的不同之处，关于未详细描述的其他工艺可以参见以上实施例。
83.如以上结合图1至4(b)所述，可以在衬底1001上设置半导体层的堆叠，并可以将其构图为预备纳米线/片。在预备纳米线/片周围，可以形成隔离部1019，并可以在其表面形成刻蚀停止层1019
′
。
84.如图24(a)和24(b)所示，可以如以上结合图5(a)和5(b)所述，来构图伪栅。在此，光刻胶1025被构图为在第一方向上间隔开(可以实质上等间距)且沿第二方向延伸的多个(例如，三个)条形。
85.接下来，工艺可以按照上述实施例进行。
86.例如，如图25(a)至25(d)所示，可以如以上结合图6(a)和6(b)所述，在条形的栅限定层1021的侧壁上形成第一子侧墙1027，该第一子侧墙1027同样也可以形成在半导体层堆叠的(底部)侧壁上以引导源/漏层的生长。然后，可以如以上结合图7至9(c)所述，可以形成第二子侧墙1027
′
，如图26(a)至26(d)所示。同样地，如图26(d)所示，在第一方向上的相对两侧，可以形成实质上连续延伸、且晶体结构实质上一致的晶体生长面(第二子侧墙1027
′
的外侧壁 纳米线/片1009、1013的侧壁)。之后，如以上结合图10(a)和10(b)所述，可以生长源/漏层1033。图27示意性示出了与图10(a)类似的情形，但是也可以如结合图10(b)所述在源/漏层下方形成隔离部。
87.在此，可以利用伪栅来制作自对准的隔离部。
88.例如，如图28所示，可以在衬底1001上形成层间电介质层1035。层间电介质层1035可以露出硬掩模层1023。如图29所示，可以利用光刻胶1051遮蔽器件区，而露出需要形成隔离部的区域(在该示例中，图29中最右侧的伪栅所在的区域)。在光刻胶1051露出的区域中，可以通过选择性刻蚀如rie，去除硬掩模层1023，各栅限定层1021、1015、1011、1017，各纳米线/片1013、1019，隔离部限定层1003(以及刻蚀停止层1019
′
、1005)。在此，还可以去除第一子侧墙1027。于是，形成了与伪栅相对应的槽。之后，可以去除光刻胶1051。如图30所示，在如此形成的槽中，可以填充电介质如氧化物，来形成隔离部1053。在此，由于隔离部1053与层间电介质层1035均包括氧化物，因此没有示出它们之间的界面。但是由于它们分别形成，因此可能观察到它们之间的界面。或者，隔离部1053在侧壁上具有第二子侧墙1027
′
、纳米线/片的残留物等，从而可以界定隔离部1053的侧壁。或者，即使由于形成沟槽的工艺中由于刻蚀控制等原因而导致沟槽侧壁上的第二子侧墙1027
′
、纳米线/片残留物等几乎被去除而难以观察到，由于隔离部1053两侧的源/漏层的存在，也可以界定隔离部1053的侧壁。
89.接下来，工艺可以按照上述实施例进行，例如进行替代侧墙工艺和替代栅工艺。在进行替代侧墙工艺时，隔离部1053所在的区域被隔离部1053遮挡，因此其中的第二子侧墙1057
′
可以未被替换。于是，可以得到如图31所示的纳米线/片器件。
90.在该示例中，先形成隔离部1053，在进行替代侧墙和替代栅工艺。但是，本公开不限于此。例如，可以先如上述实施例所述进行替代侧墙和替代栅工艺，再形成隔离部1053(只不过在刻蚀槽时，栅限定层已被替换为栅堆叠)。于是，可以得到如图32所示的纳米线/片器件。
91.在上述实施例中，以单一的材料层(例如，氧化物)为例来描述侧墙1037。但是，本公开不限于此。例如，侧墙1037可以包括多个层(例如，氮化物层和氧化物层)的叠层。例如，可以通过ald，依次淀积叠层中的各层。
92.根据本公开实施例的纳米线/片器件可以应用于各种电子设备。例如，可以基于这样的纳米线/片器件形成集成电路(ic)，并由此构建电子设备。因此，本公开还提供了一种包括上述纳米线/片器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
93.根据本公开的实施例，还提供了一种芯片系统(soc)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
94.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
95.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。