基于铪基铁电电容的非易失性SRAM单元的制作方法

基于铪基铁电电容的非易失性sram单元
技术领域
1.本发明涉及一种非易失性sram单元，尤其是涉及一种基于铪基铁电电容的非易失性sram单元。


背景技术：

2.非易失性sram(nvsram)通过将cmos sram与非易失存储器(nvm)集成在一个单元中形成。nvsram一般有三种工作模式：正常sram模式、存储模式和恢复模式。在正常sram模式，nvsram作为sram单元工作，完成cmos sram中数据的读、写和保持；在存储模式，nvsram断电时将cmos sram中的数据存储在nvm中，断电后数据不会丢失；在恢复模式，nvsram上电时将nvm中存储的数据恢复到cmos sram中。与使用集中的nvm核构成的非易失性系统的方式相比，nvsram实现的是位到位、并行的数据传输，存储和恢复数据的速度快、功耗低。文献1(c liu,q wang and j.y yang et al.ieee international conference on solid-state&integrated circuit technology,p.1-3(2020).中公开了一种7t1c结构的nvsram，该nvsram中，6个cmos器件构成6t sram，1个cmos和1个铪基铁电电容构成1t1c铁电存储器，即非易失存储器，虽然该nvsram存储和恢复数据的速度快、功耗低，但是其通过1t1c铁电存储器来保存和恢复6t sram中的数据，数据恢复准确率低，并且容易受到工艺影响，可靠性低。


技术实现要素：

3.本发明所要解决的技术问题是提供一种数据恢复准确率高，不容易受到工艺影响，可靠性高的基于铪基铁电电容的非易失性sram单元。
4.本发明解决上述技术问题所采用的技术方案为：一种基于铪基铁电电容的非易失性sram单元，包括6t sram和非易失存储模块，所述的6t sram包括用于读写的位线bl、用于门控访问的字线wl、用于读写的反相位线blb、第一pmos管、第二pmos管、第一nmos管、第二nmos管、第三nmos管和第四nmos管，所述的第一pmos管的源极和所述的第二pmos管的源极均接入电源电压vdd，所述的第一pmos管的漏极、所述的第二pmos管的栅极、所述的第一nmos管的漏极、所述的第二nmos管的漏极和所述的第三nmos管的栅极连接且其连接端为所述的6t sram的第一存储节点，将该第一存储节点记为q，所述的第二pmos管的漏极、所述的第一pmos管的栅极、所述的第二nmos管的栅极、所述的第三nmos管的漏极和所述的第四nmos管的漏极连接且其连接端为所述的6t sram的第二存储节点，将该第二存储节点记为qb，所述的第一nmos管的栅极和所述的第四nmos管的栅极均连接所述的字线wl，所述的第一nmos管的源极连接所述的位线bl，所述的第四nmos管的源极连接所述的反相位线blb，所述的第二nmos管的源极和所述的第三nmos管的源极均接地；所述的非易失存储模块包括第五nmos管、第六nmos管、第七nmos管、第八nmos管、第一铪基铁电电容和第二铪基铁电电容，所述的第五nmos管的栅极和所述的第六nmos管的栅极均接入用于数据存储和恢复的控制信号rw，所述的第五nmos管的漏极连接所述的6t sram的第一存储节点q，所述的第六nmos
管的漏极连接所述的6t sram的第二存储节点qb，所述的第五nmos管的源极、所述的第七nmos管的漏极和所述的第一铪基铁电电容的负极连接，将所述的第五nmos管的源极、所述的第七nmos管的漏极和所述的第一铪基铁电电容的负极的连接端记为中间节点n1，所述的第六nmos管的源极、所述的第八nmos管的漏极和所述的第二铪基铁电电容的负极连接，将所述的第六nmos管的源极、所述的第八nmos管的漏极和所述的第二铪基铁电电容的负极的连接端记为中间节点n2，所述的第一铪基铁电电容的正极和所述的第二铪基铁电电容的正极均接入读写控制信号pl，所述的第七nmos管的源极和所述的第八nmos管的源极均接地，所述的第七nmos管的栅极和所述的第八nmos管的栅极均接入放电控制信号dl；
5.所述的非易失性sram单元具有三种工作模式，分别是正常sram模式、存储模式和恢复模式，在正常sram模式下，rw和dl均置为低电平(0v)，此时，所述的非易失性sram单元像sram一样工作；在存储模式下，先将正脉冲电压(2.5v)施加给pl，所述的第一铪基铁电电容和所述的第二铪基铁电电容都被极化到正极化状态。然后将负脉冲电压(-1.6v)施加给pl，如果所述的6t sram的第一存储节点q的电平为逻辑“1”，所述的6t sram的第二存储节点qb的电平为逻辑“0”(在smic 28nm工艺，工作电压为0.9v)，此时所述的第一铪基铁电电容上的电压为-2.5v，所述的第一铪基铁电电容被极化到负极化状态，所述的第二铪基铁电电容上的电压为-1.6v，所述的第二铪基铁电电容虽然有极小的极化损失但仍然保持正极化状态，如果所述的6t sram的第一存储节点q的电平为逻辑“0”，所述的6t sram的第二存储节点qb的电平为逻辑“1”，所述的第一铪基铁电电容保持正极化状态，所述的第二铪基铁电电容被极化到负极化状态，这样所述的6t sram的第一存储节点q的数据保存在所述的第一铪基铁电电容中，所述的6t sram的第二存储节点qb的数据保存在所述的第二铪基铁电电容中；在恢复模式下，首先将dl置为高电平(0.9v)，将中间节点n1和n2均放电至0v，然后将正脉冲电压(2.5v)施加给pl，同时将rw置为高电平，此时所述的第一铪基铁电电容和所述的第二铪基铁电电容被极化到正极化状态，所述的第一铪基铁电电容对中间节点n1和第一存储节点q充电，所述的第二铪基铁电电容对中间节点n2和第二存储节点qb充电，如果第一存储节点q的电平为逻辑“1”，第二存储节点qb的电平为逻辑“0”，此时所述的第一铪基铁电电容发生极化状态翻转，电荷量较大，所述的第二铪基铁电电容不发生极化翻转，电荷量较小，与所述的第一铪基铁电电容相连的第一存储节点q的增加的电压大于与所述的第二铪基铁电电容相连的第二存储节点qb增加的电压，当电源电压vdd恢复后，第一存储节点q和第二存储节点qb之间的电压差由所述的第一pmos管、所述的第二pmos管、所述的第二nmos管和所述的第三nmos管构成的反相器回路放大，第一存储节点q的电平恢复到逻辑“1”，第二存储节点qb的电平恢复到逻辑“0”；如果第一存储节点q的电平为逻辑“0”，第二存储节点qb的电平为逻辑“1”，此时所述的第一铪基铁电电容不发生极化状态翻转，电荷量较小，所述的第二铪基铁电电容发生极化翻转，电荷量较大，与所述的第一铪基铁电电容相连的第一存储节点q增加的电压小于与所述的第二铪基铁电电容相连的第二存储节点qb增加的电压，当电源电压vdd恢复后，第一存储节点q和第二存储节点qb之间的电压差由所述的第一pmos管、所述的第二pmos管、所述的第二nmos管和所述的第三nmos管构成的反相器回路放大，第一存储节点q的电平恢复到逻辑“0”，第二存储节点qb的电平恢复到逻辑“1”。
6.与现有技术相比，本发明的优点在于通过第五nmos管、第六nmos管、第七nmos管、第八nmos管、第一铪基铁电电容和第二铪基铁电电容构成非易失存储模块，第五nmos管的
栅极和第六nmos管的栅极均接入用于数据存储和恢复的控制信号rw，第五nmos管的漏极连接6t sram的第一存储节点q，第六nmos管的漏极连接6tsram的第二存储节点qb，第五nmos管的源极、第七nmos管的漏极和第一铪基铁电电容的负极连接，将第五nmos管的源极、第七nmos管的漏极和第一铪基铁电电容的负极的连接端记为中间节点n1，第六nmos管的源极、第八nmos管的漏极和第二铪基铁电电容的负极连接，将第六nmos管的源极、第八nmos管的漏极和第二铪基铁电电容的负极的连接端记为中间节点n2，第一铪基铁电电容的正极和第二铪基铁电电容的正极均接入读写控制信号pl，第七nmos管的源极和第八nmos管的源极均接地，第七nmos管的栅极和第八nmos管的栅极均接入放电控制信号dl；非易失性sram单元具有三种工作模式，分别是正常sram模式、存储模式和恢复模式，在正常sram模式下，rw和dl均置为低电平(0v)，此时，非易失性sram单元像sram一样工作；在存储模式下，先将正脉冲电压(2.5v)施加给pl，第一铪基铁电电容和第二铪基铁电电容都被极化到正极化状态，然后将负脉冲电压(-1.6v)施加给pl，如果6t sram的第一存储节点q的电平为逻辑“1”，6t sram的第二存储节点qb的电平为逻辑“0”，此时第一铪基铁电电容上的电压为-2.5v，第一铪基铁电电容被极化到负极化状态，第二铪基铁电电容上的电压为-1.6v，第二铪基铁电电容虽然有极小的极化损失但仍然保持正极化状态，如果6t sram的第一存储节点q的电平为逻辑“0”，6t sram的第二存储节点qb的电平为逻辑“1”，6t sram的第一铪基铁电电容保持正极化状态，第二铪基铁电电容被极化到负极化状态，这样6t sram的第一存储节点q的数据保存在第一铪基铁电电容中，6t sram的第二存储节点qb的数据保存在第二铪基铁电电容中；在恢复模式下，首先将dl置为高电平(0.9v)，将中间节点n1和n2均放电至0v，然后将正脉冲电压(2.5v)施加给pl，同时将rw置为高电平，此时第一铪基铁电电容和第二铪基铁电电容被极化到正极化状态，第一铪基铁电电容对中间节点n1和第一存储节点q充电，第二铪基铁电电容对中间节点n2和第二存储节点qb充电，如果第一存储节点q的电平为逻辑“1”，第二存储节点qb的电平为逻辑“0”，此时第一铪基铁电电容发生极化状态翻转，电荷量较大，第二铪基铁电电容不发生极化翻转，电荷量较小，与第一铪基铁电电容相连的第一存储节点q的增加的电压大于与第二铪基铁电电容相连的第二存储节点qb增加的电压，当电源电压vdd恢复后，第一存储节点q和第二存储节点qb之间的电压差由第一pmos管、第二pmos管、第二nmos管和第三nmos管构成的反相器回路放大，第一存储节点q的电平恢复到逻辑“1”，第二存储节点qb的电平恢复到逻辑“0”；如果第一存储节点q的电平为逻辑“0”，第二存储节点qb的电平为逻辑“1”，此时第一铪基铁电电容不发生极化状态翻转，电荷量较小，第二铪基铁电电容发生极化翻转，电荷量较大，与第一铪基铁电电容相连的第一存储节点q增加的电压小于与第二铪基铁电电容相连的第二存储节点qb增加的电压，当电源电压vdd恢复后，第一存储节点q和第二存储节点qb之间的电压差由第一pmos管、第二pmos管、第二nmos管和第三nmos管构成的反相器回路放大，第一存储节点q的电平恢复到逻辑“0”，第二存储节点qb的电平恢复到逻辑“1”，本发明为6t sram和4t2c结构的非易失存储模块构成的10t2c非易失性sram单元，在非易失存储模块中，采用第一铪基铁电电容和第二铪基铁电电容这一对铪基铁电电容作为非易失存储器件，形成互补双边结构，断电前将6t sram中的数据保存在第一铪基铁电电容和第二铪基铁电电容中，然后完全关断本发明电路，节省了待机功耗，适用于低功耗的物联网和人工智能设备，第一铪基铁电电容和第二铪基铁电电容形成的互补双边结构可以提高数据恢复率和抵抗工艺变化的可靠性，对于需要低功耗和高
可靠性的物联网和人工智能设备，有着很好的应用前景，由此本发明在具有较快的存储和恢复数据的速度以及较低的功耗的同时数据恢复准确率高，不容易受到工艺影响，可靠性高，仿真结果表明，本发明具有断电时存储数据和上电时恢复数据的功能，而且具有较高的数据恢复率和良好的抵抗工艺变化的可靠性。
附图说明
7.图1为本发明的基于铪基铁电电容的非易失性sram单元的电路图；
8.图2为本发明的基于铪基铁电电容的非易失性sram单元的仿真波形图；
9.图3为本发明的基于铪基铁电电容的非易失性sram单元在10000点蒙特卡罗仿真中第一存储节点q的电压直方图；
10.图4为本发明的基于铪基铁电电容的非易失性sram单元在10000点蒙特卡罗仿真中第二存储节点qb的电压直方图；
11.图5为本发明的基于铪基铁电电容的非易失性sram单元在不同铁电面积和工艺角下的恢复裕度对比图。
具体实施方式
12.以下结合附图实施例对本发明作进一步详细描述。
13.实施例：如图1所示，一种基于铪基铁电电容的非易失性sram单元，包括6t sram和非易失存储模块，6t sram包括用于读写的位线bl、用于门控访问的字线wl、用于读写的反相位线blb、第一pmos管pm1、第二pmos管pm2、第一nmos管nm1、第二nmos管nm2、第三nmos管nm3和第四nmos管nm4，第一pmos管pm1的源极和第二pmos管pm2的源极均接入电源电压vdd，第一pmos管pm1的漏极、第二pmos管pm2的栅极、第一nmos管nm1的漏极、第二nmos管nm2的漏极和第三nmos管nm3的栅极连接且其连接端为6t sram的第一存储节点，将该第一存储节点记为q，第二pmos管pm2的漏极、第一pmos管pm1的栅极、第二nmos管nm2的栅极、第三nmos管nm3的漏极和第四nmos管nm4的漏极连接且其连接端为6t sram的第二存储节点，将该第二存储节点记为qb，第一nmos管nm1的栅极和第四nmos管nm4的栅极均连接字线wl，第一nmos管nm1的源极连接位线bl，第四nmos管nm4的源极连接反相位线blb，第二nmos管nm2的源极和第三nmos管nm3的源极均接地；非易失存储模块包括第五nmos管nm5、第六nmos管nm6、第七nmos管nm7、第八nmos管nm8、第一铪基铁电电容c1和第二铪基铁电电容c2，第五nmos管nm5的栅极和第六nmos管nm6的栅极均接入用于数据存储和恢复的控制信号rw，第五nmos管nm5的漏极连接6t sram的第一存储节点q，第六nmos管nm6的漏极连接6t sram的第二存储节点qb，第五nmos管nm5的源极、第七nmos管nm7的漏极和第一铪基铁电电容c1的负极连接，将第五nmos管nm5的源极、第七nmos管nm7的漏极和第一铪基铁电电容c1的负极的连接端记为中间节点n1，第六nmos管nm6的源极、第八nmos管nm8的漏极和第二铪基铁电电容c2的负极连接，将第六nmos管nm6的源极、第八nmos管nm8的漏极和第二铪基铁电电容c2的负极的连接端记为中间节点n2，第一铪基铁电电容c1的正极和第二铪基铁电电容c2的正极均接入读写控制信号pl，第七nmos管nm7的源极和第八nmos管nm8的源极均接地，第七nmos管nm7的栅极和第八nmos管nm8的栅极均接入放电控制信号dl；
14.非易失性sram单元具有三种工作模式，分别是正常sram模式、存储模式和恢复模
式，在正常sram模式下，rw和dl均置为低电平(0v)，此时，非易失性sram单元像sram一样工作；在存储模式下，先将正脉冲电压(2.5v)施加给pl，第一铪基铁电电容c1和第二铪基铁电电容c2都被极化到正极化状态。然后将负脉冲电压(-1.6v)施加给pl，如果6t sram的第一存储节点q的电平为逻辑“1”，6t sram的第二存储节点qb的电平为逻辑“0”，此时第一铪基铁电电容c1上的电压为-2.5v，第一铪基铁电电容c1被极化到负极化状态，第二铪基铁电电容c2上的电压为-1.6v，第二铪基铁电电容c2虽然有极小的极化损失但仍然保持正极化状态，如果6t sram的第一存储节点q的电平为逻辑“0”，6t sram的第二存储节点qb的电平为逻辑“1”，6t sram的第一存储节点q保持正极化状态，第二铪基铁电电容c2被极化到负极化状态，这样6t sram的第一存储节点q的数据保存在第一铪基铁电电容c1中，6t sram的第二存储节点qb的数据保存在第二铪基铁电电容c2中；在恢复模式下，首先将dl置为高电平(0.9v)，将中间节点n1和n2均放电至0v，然后将正脉冲电压(2.5v)施加给pl，同时将rw置为高电平，此时第一铪基铁电电容c1和第二铪基铁电电容c2被极化到正极化状态，第一铪基铁电电容c1对中间节点n1和第一存储节点q充电，第二铪基铁电电容c2对中间节点n2和第二存储节点qb充电，如果第一存储节点q的电平为逻辑“1”，第二存储节点qb的电平为逻辑“0”，此时第一铪基铁电电容c1发生极化状态翻转，电荷量较大，第二铪基铁电电容c2不发生极化翻转，电荷量较小，与第一铪基铁电电容c1相连的第一存储节点q的增加的电压大于与第二铪基铁电电容c2相连的第二存储节点qb增加的电压，当电源恢复后，第一存储节点q和第二存储节点qb之间的电压差由第一pmos管pm1、第二pmos管pm2、第二nmos管nm2和第三nmos管nm3构成的反相器回路放大，第一存储节点q的电平恢复到逻辑“1”，第二存储节点qb的电平恢复到逻辑“0”；如果第一存储节点q的电平为逻辑“0”，第二存储节点qb的电平为逻辑“1”，此时第一铪基铁电电容c1不发生极化状态翻转，电荷量较小，第二铪基铁电电容c2发生极化翻转，电荷量较大，与第一铪基铁电电容c1相连的第一存储节点q增加的电压小于与第二铪基铁电电容c2相连的第二存储节点qb增加的电压，当电源恢复后，第一存储节点q和第二存储节点qb之间的电压差由第一pmos管pm1、第二pmos管pm2、第二nmos管nm2和第三nmos管nm3构成的反相器回路放大，第一存储节点q的电平恢复到逻辑“0”，第二存储节点qb的电平恢复到逻辑“1”。
15.本发明的基于铪基铁电电容的非易失性sram单元的仿真波形图如图2所示。图2中可以看出非易失性sram单元工作的三个阶段：存储阶段、断电阶段、恢复阶段。在存储阶段，非易失性sram单元进入存储模式，电源电压vdd即将断电，通过外部非易失性控制器产生dl、rw、pl信号，首先rw置为低电平，dl置为高电平，正脉冲电压(2.5v)施加给pl，第一铪基铁电电容c1和第二铪基铁电电容c2被极化到正极化状态。然后rw置为高电平，dl置为低电平，负脉冲电压(-1.6v)施加给pl，第一铪基铁电电容c1被极化到负极化状态，第二铪基铁电电容c2保持正极化状态，这样就将第一存储节点q和第二存储节点qb的数据保存在第一铪基铁电电容c1和第二铪基铁电电容c2中，在断电阶段，电源电压vdd关闭，所有信号归0，待机功耗为0，在恢复阶段，非易失性sram单元进入恢复模式，外部非易失性控制器产生dl、rw、pl信号，首先dl置为高电平对中间节点n1、n2节点放电，然后dl置为低电平，rw置为高电平，正电压脉冲(2.5v)施加给pl，第一铪基铁电电容c1和第二铪基铁电电容c2都被极化到正极化状态，此时因第一铪基铁电电容c1状态发生改变，极化翻转电荷量较大，第一存储节点q增加的电压大于第二存储节点qb增加的电压，在电源电压vdd恢复后，q和qb之间的电压
差由反相器回路放大，第一存储节点q恢复到逻辑“1”，第二存储节点qb恢复到逻辑“0”。图2展示本发明的一次完整的数据存储和恢复过程，表明本发明能实现正确的电路功能。
16.对本发明的基于铪基铁电电容的非易失性sram单元进行蒙特卡洛仿真(10000个点)，本发明的基于铪基铁电电容的非易失性sram单元在10000点蒙特卡罗仿真中第一存储节点q的电压直方图如图3所示，本发明的基于铪基铁电电容的非易失性sram单元在10000点蒙特卡罗仿真中第二存储节点qb的电压直方图如图4所示，其中存储阶段第一存储节点q的电平为逻辑“1”，第二存储节点qb的电平为逻辑“0”。分析图3和图4可知，第一存储节点q电压的平均值为899.999mv，标准差为279.686nv；第二存储节点qb电压的平均值为208.99nv，标准差为41.6776nv，由此可知本发明具有高恢复率。
17.考虑铪基铁电电容面积减小5％和减小10％的情况，以及使用ss工艺角、tt工艺角、ff工艺角的情况，在工艺变化下对本发明的基于铪基铁电电容的非易失性sram单元进行恢复裕度的仿真。本发明的基于铪基铁电电容的非易失性sram单元在不同铪基铁电电容面积和工艺角下的恢复裕度对比图如图5所示。图5对比了在不同条件下恢复裕度的仿真结果，恢复裕度指在电源电压vdd开始恢复时第一存储节点q和第二存储节点qb之间的电压差。在最坏的情况下，两个铪基铁电电容面积均减少10％，并使用ff工艺角。即使在最坏的情况下，恢复裕度也为304.4mv，第一存储节点q和第二存储节点qb之间的电压差足够反相器回路恢复正确的第一存储节点q和第二存储节点qb逻辑值。仿真结果说明，本发明具有高可靠性。