3D存储器件及其读取方法与流程

3d存储器件及其读取方法
1.本技术是申请日为2021年01月06日、申请号为202110013950.8、发明名称为“3d存储器件及其读取方法”的中国专利申请的分案申请。
技术领域
2.本发明涉及半导体的制造工艺领域，特别涉及三维存储器件及其读取方法。


背景技术：

3.近年来，闪存(flash memory)存储器件的发展尤为迅速。闪存存储器件的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器件的位密度(bit density)，同时减少位成本(bit cost)，三维的闪存存储器件(3d nand)技术得到了迅速发展。图1a示出了3d存储器件的存储单元串的电路图，图1b示出存储单元串编程过程中各存储单元的操作状态的示意图。其中，存储单元串包括多个存储单元(mc1-mcn)，n为大于等于2的整数。每个存储单元串最顶部存储单元连接至顶部选择管tsg，所述顶部选择管连接至位线，存储单元串最底部的存储单元连接至底部选择管bsg。
4.对于3d存储器件的编程过程而言，其一般的编程顺序为从离底部选择管最近的存储单元开始编程，自下而上至离顶部选择管最近的存储单元结束，这个编程顺序可以称为典型编程顺序(normal program sequence)或正向编程顺序。
5.参见图1b，存储单元串编程前，所有的存储单元被设置为擦除状态e。先对离底部选择管最近的存储单元mcn进行编程，此时其他存储单元为擦除状态e，存储单元mcn被编程后被设置为编程状态p。存储单元串上所有的存储单元依次被编程后，存储单元mc1-mcn均被设置为编程状态p。由于背景图像相关性(bpd，background pattern dependency)效应和干扰效应，存储单元mc1-mcn可具有稍有差异的阈值电压(vt)。这会引起存储单元阈值电压(即，阈值电压差异)分布的加宽。增加存储单元之间的阈值电压差异可以降低单级单元或多级单元中的读取边距(read margin)，并且也可以对边距周期(margin in-cycling)和保持特性(retention characteristics)产生不利影响。
6.图2示出了由于bpd而导致的存储单元的阈值电压分布，实线表示存储单元mcn第一个被编程后的阈值电压分布，虚线表示所有存储单元正向编程后存储单元mcn的阈值电压分布。先编程的存储单元在验证和读取时，漏端电阻变化对存储单元的阈值电压造成正向偏移。越先编程的存储单元由bpd效应引起的阈值电压偏移越大。
7.参见图3a和图3b，在存储单元串编程结束后的读取过程中，对选定的存储单元进行读取操作时，在该选定的存储单元连接的字线上施加读取电压vread，在其他未选定的存储单元连接的字线上施加通过电压vread_pass。可以通过增加其他未选定的存储单元连接的字线上施加的通过电压(vread_pass)，即在以其他未选定的存储单元连接的字线上施加增大的通过电压(vread_pass
△
vpass)来改善bpd效应，虽然减小了bpd效应造成的阈值电压偏移(如图3b所示)，但是不可避免地会造成读干扰(read disturb)，以及增加读干扰的
影响。


技术实现要素：

8.鉴于上述问题，本发明的目的在于提供一种3d存储器件及其读取方法，根据存储单元的编程顺序改变存储单元读取时的位线电压，以改善bpd效应引起的阈值电压偏移。
9.根据本发明的一方面，提供一种3d存储器件的读取方法，所述3d存储器件包括多个存储单元串，每个存储单元串包括多个存储单元，每个存储单元串最顶部存储单元连接至顶部选择管，所述顶部选择管连接至位线，存储单元串最底部的存储单元连接至底部选择管，包括：
10.根据编程顺序对一存储单元串的多个存储单元依次进行编程；
11.对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。
12.优选地，所述存储单元的编程顺序越靠前，读取操作时向存储单元串上施加的位线电压越大。
13.优选地，所述的读取方法还包括：根据编程顺序将一存储单元串的多个存储单元划分成第一存储组、第二存储组和第三存储组，其中，第一存储组最先编程、第二存储组中间编程、第三存储组最后编程；读取操作选中的存储单元位于第一存储组时，向存储单元串上施加第一位线电压；读取操作选中的存储单元位于第二存储组时，向存储单元串上施加第二位线电压；读取操作选中的存储单元位于第三存储组时，向存储单元串上施加第三位线电压；第一位线电压、第二位线电压和第三位线电压的幅值不同。
14.优选地，第一位线电压大于第二位线电压，第二位线电压大于第三位线电压。
15.优选地，当所述编程顺序为正向编程顺序时，从与底部选择管相邻的存储单元向与顶部选择管相邻的存储单元依次编程。
16.优选地，读取操作选中的存储单元越靠近底部选择管，向存储单元串上施加的位线电压越大。
17.优选地，当所述编程顺序为逆向编程顺序时，从与顶部选择管相邻的存储单元向与底部选择管相邻的存储单元依次编程。
18.优选地，读取操作选中的存储单元越靠近顶部选择管，向存储单元串上施加的位线电压越大。
19.根据本发明的另一方面，提供一种3d存储器件，包括：存储单元阵列，包括多个存储单元串，各存储单元串包括多个存储单元，每个存储单元串最顶部存储单元连接至顶部选择管，所述顶部选择管连接至位线，存储单元串最底部的存储单元连接至底部选择管；控制器，与所述存储单元阵列电连接，用于根据编程顺序对一存储单元串的多个存储单元依次进行编程；对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。
20.优选地，所述存储单元的编程顺序越靠前，所述控制器对所述存储单元进行读取操作时向存储单元串上施加的位线电压越大。
21.优选地，所述控制器还用于：
22.根据一存储单元串的多个存储单元的编程顺序，将多个存储单元划分成第一存储
组、第二存储组和第三存储组，其中，第一存储组最先编程、第二存储组中间编程、第三存储组最后编程；读取操作选中的存储单元位于第一存储组时，向存储单元串上施加第一位线电压；
23.读取操作选中的存储单元位于第二存储组时，向存储单元串上施加第二位线电压；
24.读取操作选中的存储单元位于第三存储组时，向存储单元串上施加第三位线电压；
25.第一位线电压、第二位线电压和第三位线电压的幅值不同。
26.优选地，第一位线电压大于第二位线电压，第二位线电压大于第三位线电压。
27.优选地，当所述编程顺序为正向编程顺序时，所述控制器从与底部选择管相邻的存储单元向与顶部选择管相邻的存储单元依次编程。
28.优选地，读取操作选中的存储单元越靠近底部选择管，所述控制器向存储单元串上施加的位线电压越大。
29.优选地，当所述编程顺序为逆向编程顺序时，所述控制器从与顶部选择管相邻的存储单元向与底部选择管相邻的存储单元依次编程。
30.优选地，读取操作选中的存储单元越靠近顶部选择管，所述控制器向存储单元串上施加的位线电压越大。
31.本发明提供的3d存储器件及其读取方法，对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。所述存储单元的编程顺序越靠前，对所述存储单元进行读取操作时向存储单元串上施加较大的位线电压，增大存储单元串上的电流，从而减小bpd效应引起的vt正向漂移及展宽以增加读窗口边距，降低读干扰(read disturb)的影响。
附图说明
32.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
33.图1a和图1b分别示出3d存储器件的存储单元串的电路图以及存储单元串编程过程中各存储单元的操作状态的示意图；
34.图2示出由于bpd而导致的存储单元的阈值电压分布；
35.图3a和3b分别示出存储单元串读取操作的示意图以及存储单元的阈值电压分布；
36.图4示出根据本发明实施例提供的3d存储器件的读取方法的流程图；
37.图5示出图4所示的步骤s20的流程图；
38.图6a和图6b分别示出根据本发明实施例提供的存储单元串正向编程和逆向编程后读取操作的示意图；
39.图7示出3d存储器件读取操作下的特性曲线示意图；
40.图8示出根据本发明实施例提供的3d存储器件的结构示意图。
具体实施方式
41.以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件
采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
42.下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
43.本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。
44.在本技术中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
45.本发明可以各种形式呈现，以下将描述其中一些示例。
46.在具体的应用中，存储单元阵列由阵列排布的存储单元串组成，其中，每一层中各行的存储单元连接于同一条字线(wl，word line)，每一列中的存储单元串连接到同一条位线(bl，bit line)上。通过选择存储单元阵列中相应的字线和位线，可以选择相应的存储单元。
47.图4示出根据本发明实施例提供的3d存储器件的读取方法的流程图。如图4所示，所述读取方法包括以下步骤。
48.在步骤s10中，根据编程顺序对一存储单元串的多个存储单元依次进行编程。
49.在本实施例中，正向编程顺序为从离底部选择管bsg最近的存储单元开始编程自下而上至离顶部选择管tsg最近的存储单元结束，即从与底部选择管bsg相邻的存储单元向与顶部选择管tsg相邻的存储单元依次编程。逆向编程顺序为从离顶部选择管tsg最近的存储单元开始编程自上而下至离底部选择管bsg最近的存储单元结束，即从与顶部选择管tsg相邻的存储单元向与底部选择管bsg相邻的存储单元依次编程。
50.在步骤s20中，对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。
51.在本实施例中，所述存储单元的编程顺序越靠前，读取操作时向存储单元串上施加的位线电压越大。对选定的存储单元进行读取操作时，在该选定的存储单元连接的字线上施加读取电压vread，在其他未选定的存储单元连接的字线上施加通过电压vread_pass。
52.在一个优选地实施例中，步骤s20包括步骤s21-步骤s24，参见图5。
53.在步骤s21中，根据编程顺序将一存储单元串的多个存储单元划分成第一存储组、第二存储组和第三存储组，第一存储组最先编程、第三存储组最后编程、第二存储组在第一存储组和第三存储组中间编程。
54.在本实施例中，当编程顺序为正向编程顺序时，第一存储组靠近底部选择管bsg，第三存储组靠近顶部选择管tsg。读取操作选中的存储单元越靠近底部选择管bsg，向存储单元串上施加的位线电压越大。以图6a所示为例，第一存储组包括第n-1存储单元mc(n-1)和第n存储单元mcn；第二存储组包括第三存储单元mc3-第n-2存储单元mc(n-2)；第三存储组包括第一存储单元mc1和第二存储单元mc2。
55.当编程顺序为逆向编程顺序时，第一存储组靠近顶部选择管tsg，第三存储组靠近底部选择管bsg。读取操作选中的存储单元越靠近tsg顶部选择管，向存储单元串上施加的位线电压越大。以图6b所示为例，第一存储组包括第一存储单元mc1和第二存储单元mc2；第二存储组包括第三存储单元mc3-第n-2存储单元mc(n-2)；第三存储组包括第n-1存储单元
mc(n-1)和第n存储单元mcn。
56.在步骤s22中，读取操作选中的存储单元位于第一存储组时，向存储单元串上施加第一位线电压。
57.在步骤s23中，读取操作选中的存储单元位于第二存储组时，向存储单元串上施加第二位线电压。
58.在步骤s24中，读取操作选中的存储单元位于第三存储组时，向存储单元串上施加第三位线电压。
59.在本实施例中，第一位线电压vbl1、第二位线电压vbl2和第三位线电压vbl3的幅值不同。由于第一存储组最先编程，第三存储组最后编程，因此，第一位线电压vbl1大于第二位线电压vbl2，第二位线电压vbl2大于第三位线电压vbl3，即vbl1＞vbl2＞vbl3。
60.在一个优选地实施例中，第三位线电压vbl3与编程验证时的位线电压vbl相同。
61.本发明实施例提供的3d存储器件的读取方法，对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。所述存储单元的编程顺序越靠前，对所述存储单元进行读取操作时向存储单元串上施加较大的位线电压，增大存储单元串上的电流，从而减小bpd效应引起的vt正向漂移及展宽以增加读窗口边距，降低读干扰(read disturb)的影响。
62.图8示出本发明实施例提供的3d存储器件，包括存储单元阵列110和控制器120，其中，控制器120用于执行以上的读取方法。
63.其中，存储单元阵列110包括多个存储单元串，各存储单元串包括多个存储单元mc1-mcn，每个存储单元串最顶部存储单元连接至顶部选择管tsg，所述顶部选择管连接至位线bl，存储单元串最底部的存储单元连接至底部选择管。
64.控制器120与所述存储单元阵列110电连接，用于根据编程顺序对一存储单元串的多个存储单元依次进行编程；对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。
65.在本实施例中，正向编程顺序为从离底部选择管bsg最近的存储单元开始编程自下而上至离顶部选择管tsg最近的存储单元结束，即从与底部选择管bsg相邻的存储单元向与顶部选择管tsg相邻的存储单元依次编程。逆向编程顺序为从离顶部选择管tsg最近的存储单元开始编程自上而下至离底部选择管bsg最近的存储单元结束，即从与顶部选择管tsg相邻的存储单元向与底部选择管bsg相邻的存储单元依次编程。
66.在本实施例中，所述存储单元的编程顺序越靠前，所述控制器120对所述存储单元进行读取操作时向存储单元串上施加的位线电压越大对选定的存储单元进行读取操作时，在该选定的存储单元连接的字线上施加读取电压vread，在其他未选定的存储单元连接的字线上施加通过电压vread_pass。
67.在一个优选地实施例中，所述控制器120还用于根据一存储单元串的多个存储单元的编程顺序，将多个存储单元划分成第一存储组、第二存储组和第三存储组，其中，第一存储组最先编程、第二存储组中间编程、第三存储组最后编程；读取操作选中的存储单元位于第一存储组时，向存储单元串上施加第一位线电压；读取操作选中的存储单元位于第二存储组时，向存储单元串上施加第二位线电压；读取操作选中的存储单元位于第三存储组时，向存储单元串上施加第三位线电压；第一位线电压、第二位线电压和第三位线电压的幅
值不同。
68.在本实施例中，当编程顺序为正向编程顺序时，第一存储组靠近底部选择管bsg，第三存储组靠近顶部选择管tsg。读取操作选中的存储单元越靠近底部选择管bsg，向存储单元串上施加的位线电压越大。以图6a所示为例，第一存储组包括第n-1存储单元mc(n-1)和第n存储单元mcn；第二存储组包括第三存储单元mc3-第n-2存储单元mc(n-2)；第三存储组包括第一存储单元mc1和第二存储单元mc2。
69.当编程顺序为逆向编程顺序时，第一存储组靠近顶部选择管tsg，第三存储组靠近底部选择管bsg。读取操作选中的存储单元越靠近tsg顶部选择管，向存储单元串上施加的位线电压越大。以图6b所示为例，第一存储组包括第一存储单元mc1和第二存储单元mc2；第二存储组包括第三存储单元mc3-第n-2存储单元mc(n-2)；第三存储组包括第n-1存储单元mc(n-1)和第n存储单元mcn。
70.在本实施例中，第一位线电压vbl1、第二位线电压vbl2和第三位线电压vbl3的幅值不同。由于第一存储组最先编程，第三存储组最后编程，因此，第一位线电压vbl1大于第二位线电压vbl2，第二位线电压vbl2大于第三位线电压vbl3，即vbl1＞vbl2＞vbl3。
71.在一个优选地实施例中，第三位线电压vbl3与编程验证时的位线电压vbl相同。
72.本发明实施例提供的3d存储器件，对一个存储单元进行读取操作时，根据所述存储单元的编程顺序向存储单元串施加不同的位线电压。所述存储单元的编程顺序越靠前，对所述存储单元进行读取操作时向存储单元串上施加较大的位线电压，增大存储单元串上的电流，从而减小bpd效应引起的vt正向漂移及展宽以增加读窗口边距，降低读干扰(read disturb)的影响。
73.在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
74.以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。