封装形貌辅助的自对准MRAM顶部触点的制作方法

封装形貌辅助的自对准mram顶部触点
技术领域
1.本发明涉及磁性随机存取存储器(mram)器件，并且更具体地涉及用于在mram器件中形成自对准顶部触点的封装形貌辅助的技术。


背景技术：

2.磁性随机存取存储器(mram)是在称为磁性隧道结(mtj)的磁性存储元件中存储数据的一种类型的非易失性存储器。每个mtj包括通过隧道势垒与至少一个
‘
固定’磁性层分离的至少一个
‘
自由’磁性层。mtj的电阻根据自由层对固定层的磁化取向而改变。可以(相对于固定层)切换自由层的磁化以便向器件写入数据。
3.在mram器件制造期间，形成顶部触点以访问mtj。然而，在高级技术节点中形成顶部触点可能存在一些显著的制造挑战。例如，金属线回拉(也称为线末端短缩)可能不合需要地导致线的末端处的未对准。对于线回拉/线末端短缩的一般讨论，参见例如斯图尔特(stewart)等人在spie4345学报，抗蚀剂技术和加工进展(advances in resist technology and processing)xviii上的“机械理解线线末端短缩(mechanistic conference of line end shortening)”(2001年8月)(9页)。在一些实例中，线回拉可导致mtj不与上方的金属线触点。照此，常规工艺避免将触点放置得太靠近金属线的末端，以便避免由于回拉而引起的任何未对准。然而，这样做对设计施加了严格的限制。
4.因此，用于消除对线回拉的依赖性的触点形成的技术将是期望的。


技术实现要素：

5.本发明提供了用于在磁性随机存取存储器(mram)器件中形成自对准顶部触点的封装形貌辅助的技术。在本发明的一个方面，提供了一种用于形成mram器件的方法。所述方法包括：在嵌入在第一电介质中的互连上形成磁性隧道结(mtj)；在所述mtj之上沉积封装层；将所述mtj掩埋在第二电介质中；在所述mtj之上在所述第二电介质中图案化沟槽，从而暴露所述mtj的顶部上方的所述封装层，这在所述沟槽的底部处创建形貌；在所述沟槽中在所述沟槽的底部处的形貌上方形成金属线；使所述金属线向下凹陷到所述封装层并且暴露所述封装层，其中所述凹陷将所述金属线分离为被所述mtj之上的所述封装层的暴露的峰分开的区段；使所述封装层的所述暴露的峰凹陷，以在所述mtj的所述顶部处在所述金属线的所述区段之间形成凹陷；以及在所述凹陷中形成与所述mtj的所述顶部自对准的触点。
6.在本发明的另方面，提供了一种mram器件。所述mram器件包含：mtj，所述mtj设置于嵌入在第一电介质中的互连上；封装层，所述封装层设置于所述mtj上方；第二电介质，所述第二电介质围绕所述mtj；在所述封装层中在所述mtj的顶部处位于金属线的区段之间的凹陷，其中所述金属线的区段通过阻挡层与所述第二电介质分开；以及形成在所述凹槽中的触点，所述触点与所述mtj的顶部自对准，其中所述触点与所述mtj直接接触，并且其中所述触点通过所述阻挡层连接到所述金属线的所述区段。
7.通过参照以下详细说明和附图，将会获得对本发明的更完整的理解以及本发明的
进一步的特征和优点。
附图说明
8.图1是示出了根据本发明实施方式的具有封盖层的互连已经在下层衬底上的电介质中形成的截面图；
9.图2是示出根据本发明的实施例的磁性隧道结(mtj)已经形成在封盖层之上的互连上、保形的封装层已经沉积在mtj之上、以及第二电介质(例如，层间电介质(ild))已经在mtj之上/周围沉积ild的横截面图；
10.图3是示出了根据本发明的实施例的沟槽已经被第二电介质中在mtj之上图案化从而暴露出沟槽内的(包封的)mtj这在沟槽的底部创建形貌的横截面图；
11.图4是示出了根据本发明的实施例的保形的阻挡层已经被沉积到沟槽中并且为沟槽加衬并且沟槽已经被填充有金属以在mtj之上的沟槽中的阻挡层之上形成金属线的横截面图；
12.图5是示出根据本发明的实施例的金属线已向下凹陷到封装层，这将金属线分离成被mtj的顶部处的封装层的暴露的峰分开的区段的横截面图；
13.图6是示出根据本发明实施例的封装层的暴露的峰已经被蚀刻以在mtj的顶部处形成凹陷的截面图；
14.图7是示出了根据本发明的一个实施例的触点已经在mtj的每一个顶部上的凹陷中形成的横截面图；
15.图8是图2之后的横截面图，其示出了根据替代实施例的偏移沟槽已经在mtj之上的第二电介质中图案化，从而暴露沟槽内的(包封的)mtj，这在沟槽的底部产生根据本发明实施例的形貌；
16.图9是示出根据本发明的实施例的保形的阻挡层已经被沉积到沟槽中并且为沟槽加衬的横截面图并且沟槽已经被填充有金属以在mtj之上的沟槽中的阻挡层之上形成金属线；
17.图10是示出根据本发明实施例的金属线已被向下凹陷到封装层，其将金属线分离为由在mtj的顶部处的封装层的暴露的峰分开的区段的横截面图；
18.图11是示出根据本发明实施例的封装层的暴露的峰已经被蚀刻以在mtj的顶部处形成凹陷的截面图；
19.图12是示出了根据本发明的一个实施例的触点已经在mtj的每一个顶部上的凹陷中形成的横截面图；以及
20.图13是示出了根据本发明的实施例的示例性mtj的横截面图。
具体实施方式
21.如上文所强调的，在高级技术节点中，线末端回拉和覆盖可导致磁性随机存取存储器(mram)设备的磁性隧道结(mtj)不与上方的金属线触点。有利地，本文提供了用于形成自对准的线末端触点的技术，其消除对以上线的回拉和覆盖的依赖性，从而实现mtj的顶部与覆盖的金属层级之间的金属化触点。
22.如下文将详细描述的，mtj被封装在绝缘体中。然后，利用那些封装的mtj的形貌来
使触点与mtj的顶部自对准，而不需要mtj与金属线之间的直接交互。
23.现在参见图1-图7来描述用于形成mram器件的示例性方法。如图1所示，互连106形成在电介质102中。根据示例性实施例，互连106包括金属线、导电过孔或其组合。应注意，互连106表示设计中的金属级mx，并且其他器件元件(未示出)可能已经存在于电介质102下方，其他器件元件诸如形成在下层衬底101上的晶体管、电阻器、电容器等。
24.根据示例性实施例，衬底101是体半导体晶圆，例如体硅(si)、体锗(ge)、体硅锗(sige)和/或体iii-v半导体晶圆。或者，衬底102可以是绝缘体上半导体(soi)晶圆。soi晶圆包括通过掩埋绝缘体与下层衬底分离的soi层。当掩埋绝缘体是氧化物时，其在本文中被称为掩埋氧化物或box。soi层可以包括任何合适的半导体，例如si、ge、sige和/或iii-v半导体。
25.合适的电介质102包括但不限于氧化物材料，例如氧化硅(siox)和/或有机硅酸盐玻璃(sicoh)和/或超低κ层间电介质(ulk-ild)材料，例如具有小于2.7的介电常数κ。通过比较，二氧化硅(sio2)具有3.9的介电常数κ值。合适的超低κ介电材料包括但不限于多孔有机硅酸盐玻璃(psicoh)。
26.标准金属化技术用于形成嵌入在电介质102中的互连106。例如，首先在电介质102中图案化诸如过孔和/或沟槽(用于金属线)之类的特征。然后，用一种金属或多种金属填充这些特征以形成互连106。合适的金属包括但不限于铜(cu)和/或钴(co)。在将金属放置在特征中之前，保形的阻挡层104被沉积到特征中并且内衬该特征。参见图1。仅举例来说，合适的阻挡材料包括但不限于钛(ti)、氮化钛(tin)、钽(ta)和/或氮化钽(tan)。阻挡层104将互连106与电介质102分开。当金属为cu时，本文还预期其中使用例如蒸发、溅射等将薄(例如，从约1纳米(nm)至约3nm)cu晶种层(未示出)沉积到阻挡层104上的实施例。然后将cu镀到种子层上，以形成互连106。
27.使用诸如化学机械抛光(cmp)的平坦化工艺来从金属填充物去除封盖层(如果有的话)。因此，互连106与电介质102的顶面共面。参见图1。然后，在互连106上形成封盖层108。用于封盖层108的合适材料包括但不限于钌(ru)、ta、tan、ti、tin和/或钨(w)。
28.接着在互连106上(封盖层108上方)形成于mtj 202。参见图2。每个mtj 202通常包括由隧道势垒分开的磁性金属层的叠层。叠层的特定配置可取决于手边的应用而变化。根据示例性实施例，使用诸如原子层沉积(ald)、化学气相沉积(cvd)或物理气相沉积(pvd)之类的工艺将mtj 202的层顺序地沉积为在电介质102和互连106上的叠层。然后，将层的叠层图案化成图2中所示的各个(例如，柱形)mtj 202，所述mtj 202设置在互连106上。
29.mtj叠层的特定组成和配置可取决于手边的应用而变化。例如，仅作为实例，用于磁性金属层的合适材料包括但不限于钴(co)、铁(fe)、镍(ni)、co合金、fe合金和/或ni合金。用于隧道势垒的合适材料包括但不限于铝(al)和/或镁(mg)氧化物。根据示例性实施例，隧道势垒具有从约1纳米(nm)至约3nm的厚度以及在其之间的范围。下面结合图13的描述来描述示例性mtj元件。
30.在一个示例性实施例中，隧道势垒的一侧上的磁性金属层的磁化的方向是固定的，而隧道势垒的另一侧上的磁性金属层的磁化的方向是自由的，并且可由通过隧道势垒隧穿的施加电流进行切换。基于自由磁性金属层的磁化相对于固定磁性金属层的磁化的定向，将数据存储在mtj 202中。mtj202的电阻状态基于固定层和自由层的磁化的相对取向而
改变。
31.保形的封装层204沉积在mtj 202(以及mtj 202之间的电介质102/金属线106的部分)上方。参见图2。用于封装层204的合适材料包括但不限于诸如氮化硅(sin)的电绝缘体。可使用例如ald、cvd或pvd的工艺来沉积封装层204。根据示例性实施例，封装层204具有从约5nm至约15nm的厚度以及其间的范围。被选择用于封装层204的材料应当提供对接下来沉积在mtj202上方的层间电介质(ild)206填充的蚀刻选择性。以此方式，封装的mtj的形貌可用以将触点与mtj的顶部自对准(见下文)。
32.即，mtj 202接下来被掩埋在ild 206中。当涉及电介质102和ild 206时，在本文中可以使用术语“第一电介质”和“第二电介质”。合适的ild 206包括但不限于诸如siox和/或sicoh之类的氧化物材料和/或诸如psicoh之类的ulk-ild材料，它们中的每一个都可以相对于封装层204(例如，sin)被选择性地蚀刻。ild 206可使用例如ald、cvd、pvd的工艺、例如旋涂的铸造工艺等沉积在mtj 202上方/包围mtj 202。随后在ild 206中在mtj 202上方图案化沟槽302，从而暴露沟槽302内的(封装的)mtj 202，这在沟槽302的底部产生形貌。参见图3。具体地，如图3所示，沟槽302在被图案化时部分地延伸通过ild 206，其中沟槽302的底部在mtj 202上方的封装层204下方。可以使用标准光刻和蚀刻技术来利用例如方向性(即，各向异性)蚀刻工艺(诸如用于沟槽蚀刻的反应离子蚀刻(rie))来图案化沟槽302。仅作为示例，当ild 206是氧化物材料(见上文)时，氧化物选择性的rie可以用于在对(例如，氮化物)封装层204选择性的ild 206中图案化沟槽302。沟槽302的底部处的形貌包括由mtj 202之上的封装层204形成的
‘
峰’和由沟槽302的底部形成的
‘
谷’。
33.然后用一种或多种金属填充沟槽302以在mtj 202之上形成金属线404。参见图4。如果互连106包括金属线，则当分别指代互连106/金属线和金属线404时，在本文中可以使用术语“第一”和“第二”。合适的金属包括但不限于cu和/或co。在金属填充之前，保形的阻挡层402被沉积到沟槽302中并且对沟槽302加衬。在阻挡层402上形成金属线404，使得阻挡层402将金属线404与ild206分离。如上所述，合适的阻挡材料包括但不限于ti、tin、ta和/或tan。根据示例性实施例，金属线404是cu，并且薄(例如，从约1nm至约3nm)cu晶种层(未示出)首先使用例如蒸发、溅射等沉积到阻挡层402上。然后将cu镀到种子层上，以形成金属线404。
34.值得注意的是，现在在由(封装的)mtj 202在沟槽302的底部处创建的形貌之上形成金属线404。有利地，此形貌使得mtj 202的顶部处的封装层204能够沿着金属线404选择性地暴露。即，如图5中所示，使用诸如cmp的抛光工艺来使金属线404/ild 206向下凹陷至封装层204。由于这种抛光，金属线404现在分离成被mtj 202的顶部处的封装层204的(现在暴露的)峰分开的区段404a、404b等。
35.然后，执行选择性蚀刻以使封装层204的暴露的峰凹陷，从而在mtj 202的顶部处形成凹陷。参见图6。如图6所示，封装层204的这种凹陷暴露了mtj 202在金属线区段404a、404b等之间的顶部。参见图6。仅举例来说，氮化物选择性rie或湿法蚀刻化学可以用于选择性地蚀刻(例如，sin)封装层204。通过该选择性凹陷蚀刻工艺，在凹陷封装层204上方形成的触点(见下文)与mtj 202的顶部自对准。
36.然后，在mtj 202的顶部上将导电材料沉积到凹槽中/填充凹槽，然后进行诸如cmp的抛光工艺，以在mtj 202中的每的顶部上的凹槽中形成触点702。参见图7。合适的导电材
料包括但不限于金属如ru、ta、tan、ti、tin、w、cu和/或co。如图7所示，在本器件结构中，mtj 202和金属线区段404a、404b、404c等之间没有直接接触。相反，mtj 202与金属线区段404a、404b、404c等之间的电连接经由触点702形成。即，触点702与mtj 202直接物理/电接触。触点702通过阻挡层402电连接至金属线区段404a、404b、404c等。因此，可以通过触点702和/或金属线区段404a、404b、404c等访问mtj 202。
37.如上文所强调的，本技术有利地消除对以上述的线的回拉和重叠的依赖性。为了说明这一点，现在参照图8-图12来描述形成mram器件的示例性方法，其中在mtj 202之上图案化的沟槽存在一些未对准，如可能由于例如线回拉而发生的。例如，简要地返回参考图3(如上所述)，沟槽302基本上在mtj 202上方居中。然而，实际上，可以预期mtj上方的沟槽的一定程度的未对准，尤其是在线的末端附近。
38.工艺以与以上示例相同的一般方式开始于在电介质102中在阻挡层104之上形成互连106(例如，过孔和/或金属线)以及在互连106上形成封盖层108(参见以上图1的描述)、在互连106上形成mtj 202、在mtj 202之上沉积保形的封装层204和ild 206(参见以上图2的描述)。因此，图8描述了图2的结构之后的过程。此外，类似的结构在附图中被类似地编号。
39.如上所述，沟槽302’接下来在ild 206中在mtj 202之上被图案化(例如，使用rie)。参见图8。然而，在这种情况下，沟槽302’并不在mtj 202上方直接居中，而是在mtj 202上方略微偏移(即，偏离中心)。这种未对准可能由于诸如回拉(见上文)的工艺变化而发生。因此，在mtj202中的一个的顶部之上的封装层204(在图8中任意地在右侧示出)在沟槽302’内完全暴露，而在另一个mtj 202的顶部上的封装层204(在图8中任意地在左侧示出)的仅一部分暴露。尽管如此，重要的是完全/部分暴露(封装)的mtj 202在沟槽302’的底部产生形貌。如图8所示，沟槽302’底部的形貌包括由mtj 202上方的封装层204形成的峰和由沟槽302’的底部形成的谷。
40.然后用一种或多种金属填充沟槽302’以在mtj 202之上形成金属线904。参见图9。如果互连106包括金属线，则当分别指互连106/金属线和金属线904时，在本文中可以使用术语“第一”和“第二”。如上所述，合适的金属包括但不限于cu和/或co。在金属填充之前，保形的阻挡层902(例如，ti、tin、ta和/或tan)被沉积到沟槽302’中并为沟槽302’加衬。在阻挡层902上形成金属线904，使得阻挡层902将金属线904与ild 206分离。根据示例性实施例，金属线904是cu，并且薄(例如，从约1nm至约3nm)cu晶种层(未示出)首先使用例如蒸发、溅射等沉积到阻挡层902上。然后将cu镀到种子层上，以形成金属线904。
41.现在在由沟槽302’的底部处的(包封的)mtj 202创建的形貌之上形成金属线904。有利地，此形貌使得mtj 202的顶部处的封装层204能够沿着金属线904选择性地暴露。即，以与上文相同的方式，使用诸如cmp的抛光工艺来使金属线904/ild 206向下凹陷至封装层204。参见图10。由于这种抛光，金属线904现在分离为由在mtj 202的顶部处的封装层204的(现在暴露的)峰分开的区段904a、904b等。
42.接着执行选择性蚀刻以使封装层204的所暴露的峰凹陷从而在mtj 202的顶部处形成凹陷，其暴露mtj 202的在金属线区段904a、904b等之间的顶部。参见图11。仅举例来说，氮化物选择性rie或湿法蚀刻化学可以用于选择性地蚀刻(例如，sin)封装层204。通过该选择性凹陷蚀刻工艺，在凹陷封装层204上方形成的触点(见下文)与mtj 202的顶部自对
准。
43.然后，在mtj 202的顶部上将导电材料沉积到凹槽中/填充凹槽，然后进行诸如cmp的抛光工艺，以在mtj 202中的每个的顶部上的凹槽中形成触点1202。参见图12。如上面提供的，合适的导电材料包括但不限于金属如ru、ta、tan、ti、tin、w、cu和/或co。如图12所示，在本器件结构中，mtj 202和金属线区段904a、904b等之间没有直接接触。而是，mtj 202与金属线区段904a、904b等之间的电连接经由触点1202形成。即，触点1202与mtj 202直接物理/电接触。触点1202通过势垒层902电连接到金属线片区段904a、904b等。由此，mtj 202可通过触点1202和/或金属线区段904a、904b等存取。
44.图13是示出了示例性mtj 1300的示图。mtj1300表示在以上实施例中实施的mtj 202。如图13所示，mtj 1300包括通过隧道势垒1304与磁性金属层1306分开的磁性金属层1302。如上文所提供，用于磁性金属层1302及1306的合适材料包括但不限于co、fe、ni、co合金、fe合金和/或ni合金。
45.隧道势垒1304将磁性金属层1302与磁性金属层1306隔离。然而，由于隧道势垒1304是超薄的，所以电子可以通过隧道势垒1304从一个磁性金属层隧穿到另一个磁性金属层。例如，根据示例性实施例，隧道势垒具有从约2nm到约3nm的厚度并且在其间变化。如以上所提供的，用于隧道势垒1304的适当材料包括但不限于铝和/或镁氧化物。
46.虽然本文已经描述了本发明的说明性实施例，但是应当理解的是，本发明不限于那些精确的实施例，并且在不脱离本发明的范围的情况下，本领域技术人员可以进行各种其他改变和修改。