盘装置的制作方法

盘装置
1.本技术享受以日本特许申请2020－156422号(申请日：2020年9月17日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
2.本发明的实施方式涉及盘装置。


背景技术：

3.如硬盘驱动器那样的盘装置通过搭载于悬架的磁头对记录介质进行信息的读写。盘装置例如通过使安装有悬架的臂进行旋转，使磁头向目标位置移动。进一步，盘装置能够通过设置于悬架的致动器，使磁头向目标位置移动。
4.使致动器驱动的驱动器向致动器施加高电压的驱动信号。因此，驱动器与致动器之间的布线的阻抗变高，与其他布线之间容易发生噪声的传播。


技术实现要素：

5.本发明的实施方式提供能够抑制布线间的噪声传播的盘装置。
6.一个实施方式涉及的盘装置具备盘状的记录介质、悬架、磁头、致动器、电路基板、挠性印制布线板、前置放大器以及致动器驱动器。所述磁头搭载于所述悬架，构成为对所述记录介质进行信息的读写。所述致动器搭载于所述悬架，使所述磁头进行移动。所述电路基板设置有对所述磁头和所述致动器进行控制的控制电路。所述挠性印制布线板具有与所述悬架连接的第1连接部、和与所述电路基板连接的第2连接部。所述前置放大器搭载于所述挠性印制布线板，向所述磁头输出与该磁头要向所述记录介质写入的信息对应的写信号，被从所述磁头输入与该磁头从所述记录介质读入的信息对应的读信号。所述致动器驱动器以离开所述前置放大器的方式搭载于所述挠性印制布线板，向所述致动器输出使该致动器驱动的驱动信号。
附图说明
7.图1是表示第1实施方式涉及的硬盘驱动器的例示的立体图。
8.图2是表示第1实施方式的悬架的一部分的例示的立体图。
9.图3是概略地表示第1实施方式的挠性印制布线板的例示的俯视图。
10.图4是示意性地表示第1实施方式的硬盘驱动器的功能的例示的框图。
11.图5是表示第1实施方式的片上系统输出的串行信号的一个例子的例示的时间图。
12.图6是示意性地表示第2实施方式涉及的硬盘驱动器的功能的例示的框图。
13.图7是表示第3实施方式涉及的片上系统输出的串行信号的一个例子的例示的时间图。
14.图8是表示第4实施方式涉及的片上系统输出的串行信号的一个例子的例示的时间图。
15.图9是表示第5实施方式涉及的片上系统输出的串行信号的一个例子的例示的时间图。
16.图10是示意性地表示第6实施方式涉及的硬盘驱动器的功能的例示的框图。
17.图11是示意性地表示第7实施方式涉及的硬盘驱动器的功能的例示的框图。
具体实施方式
18.(第1实施方式)
19.以下，参照图1～图5对第1实施方式进行说明。此外，在本说明书中，有时实施方式涉及的构成要素以及该要素的说明以多个表达来记载。构成要素及其说明是一个例子，不受本说明书的表达所限定。构成要素也可以通过与本说明书中的名称不同的名称来确定。另外，构成要素也可以通过与本说明书的表达不同的表达来进行说明。
20.图1是表示第1实施方式涉及的硬盘驱动器(hdd)10的例示的立体图。hdd10是盘装置的一个例子，也可以被称为电子设备、存储装置、外部存储装置或者磁盘装置。
21.hdd10具有框体11、多个磁盘12、主轴马达13、多个磁头14、致动器组件15、音圈马达(vcm)16、斜坡加载机构17、挠性印制布线板(fpc)18以及印制布线板(pcb)19。磁盘12是记录介质的一个例子。pcb19是电路基板的一个例子。
22.框体11具有基体21、内罩盖22以及外罩盖23。基体21是有底的容器，具有底壁25和侧壁26。底壁25形成为大致矩形(四边形)的板状。侧壁26从底壁25的边缘突出。底壁25和侧壁26例如由如铝合金那样的金属材料来制作，形成为一体。
23.内罩盖22和外罩盖23例如由如铝合金那样的金属材料来制作。内罩盖22例如通过螺纹件安装于侧壁26的端部。外罩盖23将内罩盖22覆盖，并且，例如通过焊接来气密地固定于侧壁26的端部。
24.框体11的内部被密封。在框体11的内部配置有磁盘12、主轴马达13、磁头14、致动器组件15、vcm16、斜坡加载机构17以及fpc18。
25.在内罩盖22设置有通气口22a。进一步，在外罩盖23设置有通气口23a。在基体21的内部安装部件、在基体21安装内罩盖22和外罩盖23之后，从通气口22a、23a抽出框体11内部的空气。进一步，在框体11的内部充填有与空气不同的气体。
26.被充填到框体11的内部的气体例如是密度比空气低的低密度气体、反应性低的惰性气体等。例如，在框体11的内部充填氦。此外，也可以在框体11的内部充填其他流体。另外，框体11的内部也可以保持为真空、接近真空的低压、或者比大气压低的负压。
27.外罩盖23的通气口23a由密封件28闭塞。密封件28以气密的方式将通气口23a密封，防止充填在框体11的内部的流体从通气口23a泄漏。
28.磁盘12例如是具有磁记录层的盘，该磁记录层设置于如上面和下面那样的表面12a。磁盘12的直径例如为3.5英寸，但不限于该例子。
29.主轴马达13对在表面12a朝向的方向上隔开间隔而重叠的多个磁盘12进行支承，并且，使之进行旋转。多个磁盘12例如通过夹紧弹簧保持于主轴马达13的轮毂(hub)。
30.磁头14对磁盘12的记录层进行信息的记录和再现。换言之，磁头14对磁盘12进行信息的读写。磁头14搭载于致动器组件15。
31.致动器组件15以能够旋转的方式被支承于配置在从磁盘12离开的位置的支承轴
31。vcm16使致动器组件15进行旋转，将其配置在所希望的位置。当通过由vcm16实现的致动器组件15的旋转而磁头14移动到磁盘12的最外周时，斜坡加载机构17将磁头14保持在从磁盘12离开的卸载位置。
32.致动器组件15具有致动器块35、多个臂36以及多个头悬架组件37。头悬架组件37是悬架的一个例子，以下被称为悬架37。悬架37也可以被称为头万向架组件(hga)。
33.致动器块35例如经由轴承以能够旋转的方式被支承于支承轴31。多个臂36在与支承轴31大致正交的方向上从致动器块35突出。此外，也可以为致动器组件15被分割、臂36分别从多个致动器块35突出。
34.多个臂36在支承轴31延伸的方向上隔开间隔而配置。臂36分别形成为能够进入到相邻的磁盘12之间的板状。多个臂36大致平行地延伸。
35.致动器块35和多个臂36例如由铝形成为一体。此外，致动器块35和臂36的材料不限于该例子。
36.在从致动器块35向臂36的相反侧突出的突起设置有vcm16的音圈。vcm16具有一对磁轭、配置在该磁轭之间的音圈以及设置于磁轭的磁体。
37.如上述那样，vcm16使致动器组件15进行旋转。换言之，vcm16使致动器块35、臂36以及悬架37以一体的方式进行旋转(移动)。
38.悬架37安装于所对应的臂36的前端部分，从该臂36突出。由此，多个悬架37在支承轴31延伸的方向上隔开间隔而配置。
39.图2是表示第1实施方式的悬架37的一部分的例示的立体图。如图2所示，多个悬架37分别具有基体板41、承载梁42以及挠性部43。进一步，在悬架37的前端部37a搭载有磁头14。前端部37a是臂36和悬架37延伸的方向(长度方向)dl上的悬架37的两端部中的、安装于臂36的端部的相反侧的端部。
40.基体板41和承载梁42例如由不锈钢制作。此外，基体板41和承载梁42的材料不限于该例子。基体板41形成为板状，安装在臂36的前端部。承载梁42形成为比基体板41薄的板状。承载梁42安装于基体板41的前端部，从基体板41突出。
41.挠性部43形成为细长的带状。此外，挠性部43的形状不限于该例子。挠性部43是具有不锈钢等的金属板(衬里层)、形成在金属板上的绝缘层、形成在绝缘层上的构成多条布线(布线图案)的导电层以及覆盖导电层的保护层(绝缘层)的层叠板。
42.在挠性部43的一方的端部设置有位于承载梁42上且能够位移的万向架部(弹性支承部)45。万向架部45设置在悬架37的前端部37a。磁头14搭载于万向架部45。挠性部43的另一方的端部与fpc18连接。由此，fpc18经由挠性部43的布线而电连接于磁头14。
43.在悬架37搭载有一对第1微型致动器(ma)47和一对第2微型致动器(ma)48。第1ma47和第2ma48分别是致动器和致动器元件的一个例子。
44.第1ma47和第2ma48是压电元件。第1ma47和第2ma48例如是体块(bulk)式、体块层叠式或者薄膜式的压电元件。此外，第1ma47和第2ma48不限于该例子。
45.一对第1ma47分别例如将基体板41与承载梁42连接。换言之，第1ma47的一方的端部安装于基体板41，另一方的端部安装于承载梁42。此外，第1ma47不限于该例子。一对第1ma47与长度方向dl正交，并且，在沿着磁盘12的表面12a的方向(宽度方向)dw上相互分离地配置。
46.通过一对第1ma47个别地进行伸缩，悬架37中的比第1ma47靠近前端部37a的部分在沿着磁盘12的表面12a的方向上弹性地弯曲。由此，第1ma47使搭载于悬架37的前端部37a的磁头14进行移动。
47.一对第2ma48配置在悬架37的前端部37a的附近。换言之，一对第2ma48分别在比第1ma47靠近磁头14的位置搭载于悬架37。例如，第2ma48搭载于万向架部45。此外，第2ma48不限于该例子，例如也可以搭载于承载梁42。
48.一对第2ma48在宽度方向dw上相互分离地配置。通过一对第2ma48个别地进行伸缩，悬架37的前端部37a在沿着磁盘12的表面12a的方向上弹性地弯曲。由此，第2ma48使搭载于悬架37的前端部37a的磁头14进行移动。
49.如上述那样，本实施方式的hdd10以通过vcm16、第1ma47以及第2ma48使磁头14进行移动的所谓的三段致动器(triple stage actuator：tsa)方式对磁头14的位置进行调整。此外，hdd10不限于该例子，也可以以通过vcm16和第1ma47使磁头14进行移动的所谓的二段致动器(dual stage actuator：dsa)方式对磁头14的位置进行调整。
50.图1所示的pcb19例如是玻璃环氧树脂(glass epoxy)基板等的刚性基板，是多层基板或者加强(buildup)基板等。pcb19配置在框体11的外部，安装于基体21的底壁25的外部。pcb19例如通过多个螺纹件安装于底壁25。
51.pcb19具有朝向底壁25的安装面19a。在安装面19a例如搭载有接口(i/f)连接器51、多个电子部件52以及中继连接器53。
52.i/f连接器51是遵循如serialata那样的接口标准的连接器，与主机计算机的i/f连接器连接。hdd10通过i/f连接器51从主机计算机接受电力的供给，并且，与主机计算机之间收发各种数据。
53.多个电子部件52例如包括片上系统(soc)55。进一步，多个电子部件52例如包括使主轴马达13和vcm16驱动的伺服整合(servo combo)ic(svc)、如ram、rom和缓冲存储器那样的各种存储器以及如线圈和电容器那样的其他电子部件。
54.soc55例如具有读写通道(rwc)、硬盘控制器(hdc)以及处理器。此外，rwc、hdc以及处理器也可以是分开的部件。
55.soc55的处理器例如为cpu(central processing unit，中央处理单元)。处理器例如按照预先存储于rom的固件，进行hdd10的整体的控制。例如，处理器将rom的固件加载到ram，按照所加载的固件，执行磁头14、rwc、hdc以及其他部分的控制。
56.在pcb19设置有控制电路56，该控制电路56包括多个电子部件52和如设置于pcb19的布线那样的导体图案，该多个电子部件52包括soc55。控制电路56对主轴马达13、磁头14、vcm16、第1ma47以及第2ma48进行控制。此外，控制电路56也可以通过对设置于与pcb19不同的部分的其他电路进行控制，间接地对主轴马达13、磁头14、vcm16、第1ma47以及第2ma48进行控制。
57.中继连接器53例如通过设置于底壁25的连接器，与配置在框体11的内部的各种部件电连接。由此，pcb19与配置在框体11的内部的主轴马达13、磁头14、致动器组件15、vcm16、fpc18、第1ma47以及第2ma48电连接。
58.图3是概略地表示第1实施方式的fpc18的例示性的俯视图。fpc18例如具有由如聚酰亚胺那样的绝缘材料制作的绝缘层、设置在绝缘层上的导电层以及将导电层覆盖的绝缘
性的保护层。如图3所示，fpc18形成为大致l字状。此外，fpc18的形状不限于该例子。fpc18具有第1连接部61、第2连接部62以及第3连接部63。
59.第1连接部61例如设置在fpc18延伸的方向上的fpc18的一方的端部。在第1连接部61设置有多个端子65。端子65例如是设置于fpc18的表面的焊盘。多个端子65例如通过导电性黏结剂或者焊锡与挠性部43的多个端子连接。由此，第1连接部61与悬架37的挠性部43连接。
60.第2连接部62例如设置在fpc18延伸的方向上的fpc18的另一方的端部。第2连接部62具有从fpc18的表面突出的连接器66。连接器66例如通过设置于框体11的底壁25的连接器，与pcb19的中继连接器53电连接。由此，第2连接部62与pcb19连接。此外，连接器66也可以直接与pcb19的中继连接器53连接。
61.第3连接部63例如设置在第1连接部61的附近。第3连接部63具有多个vcm端子67。vcm端子67例如是设置于fpc18的表面的焊盘。vcm端子67例如通过导电性黏结剂或者焊锡与vcm16的音圈的多个端子连接。由此，第3连接部63与vcm16连接。
62.连接器66具有作为该连接器66的端子的多个引脚68。通过引脚68与底壁25的连接器的端子连接，fpc18电连接于pcb19。
63.fpc18还具有多条布线69。布线69例如是设置于fpc18的导电层的布线图案。多条布线69例如将多个引脚68与多个端子65或者多个vcm端子67连接。
64.在fpc18搭载有前置放大器71和多个ma驱动器72。前置放大器71也被称为头放大器。ma驱动器72是致动器驱动器、驱动器元件以及电子部件的一个例子。前置放大器71和ma驱动器72相互分离地搭载于fpc18。即，前置放大器71和多个ma驱动器72是分开的部件。
65.图4是示意性地表示第1实施方式的hdd10的功能的例示性的框图。如图4所示，前置放大器71具有串行接口(i/f)81、逻辑电路82以及放大器83。此外，前置放大器71也可以具有其他部件和电路。
66.前置放大器71通过多条布线69中的至少一条而连接于图3的端子65。由此，如图4所示，前置放大器71经由挠性部43与磁头14电连接。前置放大器71例如电连接于磁头14的读元件14a、写元件14b以及hdi元件14c。
67.读元件14a通过从磁盘12读入信息，从而输出读信号。写元件14b基于所被输入的写信号，向磁盘12写入信息。hdi元件14c例如会基于被输入的信号而发热，对从磁盘12的表面12a浮起的磁头14的高度进行调整。另外，hdi元件14c例如在磁头14与磁盘12的表面12a碰撞了的情况下，输出用于检测碰撞的信号。
68.前置放大器71通过多条布线69中的至少一条，与图3的连接器66的引脚68连接。由此，如图4所示，前置放大器71经由pcb19而电连接于控制电路56。前置放大器71例如与包括rwc的soc55电连接。
69.rwc是信号处理电路，将从soc55的hdc传送的写数据进行编码来变换为写信号，将写信号输出到前置放大器71。另外，rwc对从磁头14输出的读信号进行解码来变换为读数据，将读数据输出给hdc。
70.前置放大器71通过放大器83对从soc55的rwc输出的写信号进行放大，并传输给磁头14的写元件14b。写元件14b基于该写信号，向磁盘12写入信息。换言之，前置放大器71将与磁头14要向磁盘12写入的信息对应的写信号输出给该磁头14。
71.前置放大器71通过放大器83对从读元件14a输出的读信号进行放大，并传输给soc55的rwc。换言之，前置放大器71被从磁头14输入与该磁头14从磁盘12读入的信息对应的读信号。
72.前置放大器71通过串行i/f81，与控制电路56的soc55之间收发如串行信号那样的数字信号。例如，soc55向串行i/f81输出写入的功率或者电流的控制信号、hdi元件14c的控制信号以及放大器83的增益的控制信号。此外，数字信号不限于这些例子。逻辑电路82对这些数字信号进行处理。
73.另外，前置放大器71与soc55之间也收发模拟信号。例如，前置放大器71接收soc55的rwc输出的写信号，并且，向rwc发送读信号。
74.例如，放大器83对从读元件14a接收到的读信号进行放大，并输出给soc55的rwc。另外，放大器83对从rwc接收到的写信号进行放大，并输出给写元件14b。此外，放大器83也可以对其他信号进行放大。
75.ma驱动器72具有串行接口(i/f)85、逻辑电路86、多个数字模拟转换器(dac)87以及多个ma放大器88。ma放大器88是放大器的一个例子。此外，ma驱动器72也可以具有其他部件和电路。
76.ma驱动器72通过多条布线69中的至少一条而与图3的端子65连接。由此，如图4所示，多个ma驱动器72经由挠性部43而电连接于第1ma47和第2ma48。
77.ma驱动器72通过多条布线69中的至少一条而与图3的连接器66的引脚68连接。由此，如图4所示，ma驱动器72经由pcb19而电连接于控制电路56。ma驱动器72例如电连接于soc55。
78.ma驱动器72通过串行i/f85与控制电路56的soc55之间收发如串行信号那样的数字信号。串行i/f85收发soc55输出的各种数字信号。例如，soc55向串行i/f85输出用于对第1ma47或者第2ma48进行控制的串行信号。此外，数字信号不限于该例子。
79.逻辑电路86对各种串行信号进行处理。例如，逻辑电路86将串行i/f85接收到的串行信号输出至多个dac87中的与该串行信号对应的一个。此外，逻辑电路86也可以进行其他处理。
80.dac87将从逻辑电路82输入的串行信号变换为用于对所对应的第1ma47或者第2ma48进行驱动的模拟信号(驱动信号)。dac87将变换后的驱动信号输出至所对应的ma放大器88。
81.多个ma放大器88电连接于所对应的dac87和所对应的第1ma47或者第2ma48。ma放大器88对从所对应的dac87输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。即，ma驱动器72将使第1ma47或者第2ma48驱动的驱动信号输出给该第1ma47或者第2ma48。
82.ma放大器88的数量例如与第1ma47以及第2ma48的数量相等，在本实施方式中为四个。另外，dac87的数量例如与ma放大器88的数量相等，在本实施方式中为四个。此外，dac87以及ma放大器88的数量不限于这些例子。
83.例如，dac87的数量也可以在使用差分信号的情况下为ma放大器88的数量的一半。另外，在致动器(第1ma47和第2ma48)被一并地进行控制的情况下，dac87的数量也可以是一个。
84.控制电路56还具有开关电源91、放大器电源92以及vcm驱动器93。开关电源91、放大器电源92以及vcm驱动器93例如包含于svc。此外，开关电源91、放大器电源92以及vcm驱动器93不限于该例子。
85.开关电源91例如是向前置放大器71供给-3v的电力的电源电路。放大器电源92是向ma驱动器72的ma放大器88供给电力( v、－v)的电源电路。vcm驱动器93向vcm16输出使该vcm16驱动的信号。
86.如图3所示，fpc18具有第1驱动器端子101、第2驱动器端子102以及前置放大器端子103。第1驱动器端子101是第1端子的一个例子。前置放大器端子103是第2端子的一个例子。第1驱动器端子101、第2驱动器端子102以及前置放大器端子103例如是设置于fpc18的表面的焊盘。
87.在第1驱动器端子101例如通过导电性黏结剂或者焊锡而连接有ma驱动器72的端子72a。端子72a与ma驱动器72的ma放大器88连接。图3对于一个ma驱动器72以示意的方式表示一个端子72a和一个第1驱动器端子101，但ma驱动器72具有与多个ma放大器88对应的多个端子72a。进一步，fpc18具有与多个端子72a对应的多个第1驱动器端子101。
88.在第2驱动器端子102例如通过导电性黏结剂或者焊锡连接有ma驱动器72的端子72b。端子72b与ma驱动器72的串行i/f85连接。
89.在前置放大器端子103例如通过导电性黏结剂或者焊锡连接有前置放大器71的端子71a。另外，在vcm端子67例如通过导电性黏结剂或者焊锡连接有vcm16的端子。
90.多条布线69包括第1驱动器布线111、第2驱动器布线112、电源布线113、两条vcm布线114。第1驱动器布线111是第1布线和第4布线的一个例子。第2驱动器布线112是第5布线的一个例子。电源布线113是第2布线的一个例子。两条vcm布线114是第3布线的一个例子。
91.第1驱动器布线111将第1驱动器端子101与第1连接部61的多个端子65中的至少一个连接。因此，第1驱动器布线111将ma驱动器72的端子72a与第1连接部61的端子65连接。
92.第2驱动器布线112将第2驱动器端子102与第2连接部62的连接器66的一个引脚68连接。因此，第2驱动器布线112将ma驱动器72的端子72b与第2连接部62的引脚68连接。
93.电源布线113将前置放大器端子103与第2连接部62的连接器66的一个引脚68连接。开关电源91通过第2连接部62以及电源布线113向与前置放大器端子103连接的前置放大器71供给电源。即，电源布线113向前置放大器71供给电力。
94.vcm布线114将第3连接部63的两个vcm端子67与第2连接部62的连接器66的引脚68连接。另外，多条布线69包括将前置放大器71与第1连接部61的端子65连接的布线、和将前置放大器71与第2连接部62的连接器66的引脚68连接的布线。在图3中，为了说明而省略了多条布线69中的几条。例如，多条布线69包括将放大器电源92与ma驱动器72连接来向ma放大器88供给电力的布线、将soc55的rwc与前置放大器71连接来传输读信号和写信号的布线以及其他各种布线。
95.前置放大器71和ma驱动器72配置在第1连接部61的附近。因此，ma驱动器72相比于距第2连接部62而距第1连接部61更近。换言之，ma驱动器72与第1连接部61之间的距离比ma驱动器72与第2连接部62之间的距离短。因此，第1驱动器布线111比第2驱动器布线112短。
96.ma驱动器72相比于前置放大器71更靠近第1连接部61。换言之，ma驱动器72与第1连接部61之间的距离比前置放大器71与第1连接部61之间的距离短。此外，ma驱动器72也可
以相比于前置放大器71更远离第1连接部61。
97.第1驱动器端子101相比于前置放大器端子103更靠近第1连接部61。因此，从第1驱动器端子101延伸的第1驱动器布线111与从前置放大器端子103延伸的电源布线113不并排地延伸。换言之，第1驱动器布线111与电源布线113不相邻。
98.第1驱动器端子101相比于第3连接部63的vcm端子67更靠近第1连接部61。因此，从第1驱动器端子101延伸的第1驱动器布线111与从vcm端子67延伸的vcm布线114不并排地延伸。换言之，第1驱动器布线111与vcm布线114不相邻。
99.第1驱动器布线111传输通过ma放大器88对电压进行了放大的驱动信号。与电压相比，驱动信号的电流低，因此，第1驱动器布线111的阻抗变高。另一方面，第2驱动器布线112传输如串行信号那样的数字信号。因此，第2驱动器布线112的阻抗比第1驱动器布线111的阻抗低。
100.在本实施方式中，第2驱动器布线112进行了分支，将前置放大器71、ma驱动器72以及第2连接部62连接。因此，如图4所示，soc55、前置放大器71的串行i/f81、ma驱动器72的串行i/f85相互电连接。
101.图5是表示第1实施方式的soc55输出的串行信号的一个例子的例示性的时间图。soc55向前置放大器71的串行i/f81和ma驱动器72的串行i/f85输出图5所示的共同的串行信号。
102.例如，soc55、前置放大器71的串行i/f81以及ma驱动器72的串行i/f85通过三条布线并联地连接。soc55向前置放大器71的串行i/f81、ma驱动器72的串行i/f85输出使能信号sden、时钟信号sclk以及数据信号sdata。此外，串行信号不限于该例子。
103.数据信号sdata包括地址ad。地址ad被设定为第1地址ad1或者第2地址ad2，该第1地址ad1是用于前置放大器71的地址，该第2地址ad2是用于ma驱动器72的地址。换言之，控制电路56的soc55输出包括第1地址ad1或者第2地址ad2的数字信号。此外，地址ad不限于该例子。当串行i/f81、85接收数据信号sdata时，逻辑电路82、86基于地址ad进行动作。
104.前置放大器71的逻辑电路82基于包括第1地址ad1的数据信号sdata进行动作。例如，逻辑电路82基于包括第1地址ad1的数据信号sdata，通过放大器83向磁头14输出各种控制信号。例如，逻辑电路82通过放大器83，向磁头14输出写入的功率或电流的控制信号、或者hdi元件14c的控制信号。另外，逻辑电路82基于增益的控制信号，对放大器83的增益进行控制。另一方面，逻辑电路82在接收到包括第2地址ad2的数据信号sdata的情况下，忽略该数据信号sdata。
105.ma驱动器72的逻辑电路86将包括第2地址ad2的数据信号sdata输出给与该第2地址ad2对应的dac87。由此，dac87将包括所对应的第2地址ad2的数字信号变换为作为模拟信号的驱动信号。另一方面，逻辑电路82在接收到包括第1地址ad1的数据信号sdata的情况下，忽略该数据信号sdata。
106.如以上那样，soc55对用于使前置放大器71输出磁头14的控制信号的数据信号sdata赋予第1地址ad1。另外，soc55对用于使ma驱动器72输出驱动信号的数据信号sdata赋予第2地址ad2。由此，即使前置放大器71和ma驱动器72接收到共同的数字信号，前置放大器71和ma驱动器72也按照包括与自身对应的地址ad的数据信号sdata进行动作，因此，能够对发生通信干扰进行抑制。
107.如上述那样，第2驱动器布线112进行了分支。如图3所示，向前置放大器71和ma驱动器72传输串行信号的第2驱动器布线112在fpc18中分支。因此，与个别的布线向前置放大器71和ma驱动器72传输串行信号的情况、以及向前置放大器71和ma驱动器72传输串行信号的布线在pcb19中分支的情况相比，在连接器66中传输该串行信号的引脚68的数量降低。
108.另外，一个ma驱动器72与多个第1ma47以及第2ma48并联地连接。如上述那样，ma驱动器72的逻辑电路86按照第2地址ad2来改变信号的发送目的地。因此，ma驱动器72能够与连接于该ma驱动器72的致动器(第1ma47和第2ma48)的数量无关地使与ma驱动器72的串行i/f85连接的布线的数量为一定。
109.在以上的hdd10中，有时图4的开关电源91会产生噪声。开关电源91产生的噪声有可能从将开关电源91与前置放大器71连接的布线w1向其他布线传播。布线w1是包括电源布线113、和与该电源布线113连接的pcb19的布线的电路径。
110.阻抗高的布线容易与其布线之间传播噪声。例如，噪声有可能从布线w1传播到将vcm驱动器93与vcm16连接的布线w2。布线w2是包括vcm布线114、和与该vcm布线114连接的pcb19的布线的电路径。
111.另一方面，传输数字信号的布线不容易与其他布线之间传播噪声。将soc55、前置放大器71以及ma驱动器72连接的布线w3传输串行信号，因此，阻抗低。另外，将放大器电源92与ma驱动器72连接的布线w4的阻抗也低。因此，布线w3、w4能够对噪声从布线w1、w2传播到该布线w3、w4进行抑制。布线w3是包括第2驱动器布线112、和与该第2驱动器布线112连接的pcb19的布线的电路径。
112.将ma驱动器72与第1ma47或者第2ma48连接的布线w5的阻抗高。布线w5是包括第1驱动器布线111、和与该第1驱动器布线111连接的挠性部43的布线的电路径。但是，如上述那样，第1驱动器布线111与电源布线113以及vcm布线114不相邻。因此，第1驱动器布线111(布线w5)能够对噪声从电源布线113(布线w1)以及vcm布线114(布线w2)传播到该第1驱动器布线111进行抑制。另外，由于布线w5短，因此布线w5也能够对因其他原因而得到噪声进行抑制。
113.如以上那样，能抑制噪声的传播，因此，例如能抑制噪声传播到将soc55与读元件14a以及写元件14b连接的布线。当在读信号中混入噪声时，噪声会被前置放大器71放大，有可能hdd10中的信息的读入变得困难、基于伺服信号的位置控制变得困难。另外，当在写信号中混入噪声时，有可能hdd10中的信息的准确写入变得困难。与此相对，本实施方式的hdd10能够如上述那样对布线间的噪声传播进行抑制，因此，能够对噪声妨碍信息的读写和位置控制这一情况进行抑制。
114.第1驱动器布线111传输的驱动信号的电压高。一般而言，高电压的布线为了确保耐压，被设计为与其他布线分离。但是，在本实施方式中，第1驱动器布线111短，因此，fpc18中的包括第1驱动器布线111的布线69的布局设计变得容易。
115.在以上说明的第1实施方式涉及的hdd10中，ma驱动器72以离开前置放大器71的方式搭载于fpc18。ma驱动器72将使第1ma47(第2ma48)驱动的驱动信号输出给该第1ma47(第2ma48)。一般而言，使如压电元件那样的第1ma47(第2ma48)驱动的驱动信号的电压高、电流低。因此，ma驱动器72与第1ma47(第2ma48)之间的布线w5的阻抗高，与其他布线之间容易发生噪声的传播。但是，在本实施方式中，ma驱动器72搭载于fpc18，因此，与ma驱动器72搭载
于pcb19的情况相比，ma驱动器72与第1ma47(第2ma48)之间的布线w5变短。因此，能对ma驱动器72与第1ma47(第2ma48)之间的布线w5与其他布线之间发生噪声的传播进行抑制。例如，能抑制噪声从ma驱动器72与第1ma47(第2ma48)之间的布线w5传播到磁头14与前置放大器71之间的布线、或者控制电路56与前置放大器71之间的布线，进而，能抑制在磁头14读写的信息中混入噪声。进一步，ma驱动器72以离开前置放大器71的方式搭载于fpc18。换言之，ma驱动器72是与前置放大器71不同的部件。因此，通过第1ma47(第2ma48)的数量互不相同的多个种类的hdd10搭载与各个第1ma47(第2ma48)的数量相应的ma驱动器72，能够使ma驱动器72的设计共同化。
116.另外，在ma驱动器72搭载于pcb19的情况下，有时将ma驱动器72与致动器(第1ma47以及第2ma48)连接的布线的数量例如会因致动器的数量的增加和/或致动器的功能的增加而增加。例如，由于hdd10采用tsa方式、进行致动器的偏置(offset)控制、进行用于自伺服写(ssw)的致动器控制，该布线会增加。随着布线的数量增加，例如第2连接部62的连接器66的引脚68的数量会增加，连接器66会大型化。但是，在本实施方式中，ma驱动器72连接于fpc18。与从ma驱动器72输出的驱动信号的布线相比，用于对ma驱动器72进行控制的控制信号的布线容易减少。因此，能抑制连接器66的引脚68的数量变多，连接器66能够小型化。
117.ma驱动器72以离开前置放大器71的方式搭载于fpc18。第1驱动器布线111设置于fpc18，将第1连接部61与ma驱动器72连接。第2驱动器布线112设置于fpc18，将第2连接部62与ma驱动器72连接，阻抗比第1驱动器布线111布线的阻抗低。即，第1驱动器布线111的阻抗高，容易与其他布线之间发生噪声的传播。但是，在本实施方式中，ma驱动器72搭载于fpc18，因此，与ma驱动器72搭载于pcb19的情况相比，与ma驱动器72连接的阻抗高的第1驱动器布线111变短。因此，能抑制在连接于ma驱动器72的第1驱动器布线111与其他布线之间发生噪声的传播。
118.ma驱动器72相比于距第2连接部62而距第1连接部61更近。因此，ma驱动器72与第1ma47(第2ma48)之间的布线w5变短。因此，能抑制ma驱动器72和第1ma47(第2ma48)之间的布线w5与其他布线之间发生噪声的传播。
119.fpc18具有连接了ma驱动器72的第1驱动器端子101、将第1驱动器端子101与第1连接部61连接的第1驱动器布线111、连接了前置放大器71的前置放大器端子103以及将前置放大器端子103与第2连接部62连接并且向前置放大器71供给电力的电源布线113。第1驱动器端子101相比于前置放大器端子103更靠近第1连接部61。因此，第1驱动器布线111与电源布线113在与这些布线延伸的方向正交的方向(横向)上不相邻。因此，能抑制噪声在第1驱动器布线111与电源布线113之间传播。第1驱动器布线111传输驱动信号，因此，如上述那样，阻抗高。另外，例如电源布线113向前置放大器71供给通过开关电源生成的电力，因此，噪声有可能在电源布线113中流动。但是，在本实施方式的hdd10中，能抑制噪声从电源布线113传播到第1驱动器布线111。因此，能抑制第1驱动器布线111向磁头14与前置放大器71之间的布线、或者控制电路56与前置放大器71之间的布线传播噪声，进而，能抑制在磁头14读写的信息中混入噪声。
120.fpc18具有连接于vcm16的第3连接部63、和将第2连接部62与第3连接部63连接的vcm布线114。第1驱动器端子101相比于距第3连接部63而距第1连接部61更近。因此，第1驱动器布线111和vcm布线114在与这些布线延伸的方向正交的方向(横向)上不相邻。因此，能
抑制噪声在第1驱动器布线111与vcm布线114之间传播。
121.控制电路56的soc55输出包括第1地址ad1或者第2地址ad2的数字信号。前置放大器71基于包括第1地址ad1的数字信号进行动作。ma驱动器72具有将包括第2地址ad2的数字信号变换为作为模拟信号的驱动信号的dac87。ma驱动器72具有对驱动信号进行放大并输出给第1ma47(第2ma48)的ma放大器88。即，前置放大器71和ma驱动器72基于共同的数字信号进行动作。因此，与控制电路56向前置放大器71和ma驱动器72输出个别的数字信号的情况相比，本实施方式的hdd10能够减少设置于第2连接部62的引脚68的数量。另外，前置放大器71和ma驱动器72能够基于第1地址ad1或者第2地址ad2进行动作，能够抑制因通信干扰导致的误动作。
122.(第2实施方式)
123.以下，参照图6对第2实施方式进行说明。此外，在以下的多个实施方式的说明中，具有与已经说明过的构成要素同样的功能的构成要素被标记与该已经描述的构成要素相同的标号，进而有时省略说明。另外，被标记了相同标号的多个构成要素不限于全部功能和性质是共同的，也可以具有与各实施方式相应的不同的功能和性质。
124.图6是示意性地表示第2实施方式涉及的hdd10的功能的例示性的框图。如图6所示，第2实施方式的前置放大器71代替逻辑电路82而具有逻辑电路202和多个数字模拟转换器(dac)203。此外，前置放大器71也可以具有其他部件和电路。
125.第2实施方式的ma驱动器72不具有串行i/f85、逻辑电路86以及dac87，而具有与多个dac203对应的多个ma放大器88。此外，ma驱动器72也可以具有其他部件和电路。
126.在第2实施方式中，代替布线w3，布线w6将soc55与前置放大器71的串行i/f81连接。布线w6是包括fpc18的布线69、和与该布线69连接的pcb19的布线的电路径。
127.soc55通过布线w6向前置放大器71的串行i/f81输出串行信号。前置放大器71按照数据信号sdata的地址ad，向磁盘12输出控制信号，或者向ma驱动器72输出驱动信号。
128.例如，前置放大器71的逻辑电路202基于包括第1地址ad1的数据信号sdata进行动作。例如，逻辑电路202基于包括第1地址ad1的数据信号sdata，通过放大器83向磁头14输出各种控制信号。
129.另一方面，逻辑电路202将包括第2地址ad2的数据信号sdata输出给与该第2地址ad2对应的dac203。由此，dac203将包括所对应的第2地址ad2的数字信号变换为作为模拟信号的驱动信号。dac203将变换后的驱动信号输出给ma驱动器72的所对应的ma放大器88。ma放大器88对从所对应的dac203输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。
130.在以上说明的第2实施方式的hdd10中，前置放大器71具有dac203。由此，ma驱动器72能够小型化。另外，布线w6不分支，因此，fpc18的布线69能够简单化。
131.(第3实施方式)
132.以下，参照图7对第3实施方式进行说明。图7是表示第3实施方式涉及的soc55输出的串行信号的一个例子的例示性的时间图。
133.第3实施方式的串行信号与第1实施方式以及第2实施方式不同。第3实施方式中的hdd10的结构既可以与第1实施方式相同，也可以与第2实施方式相同。以下，对hdd10的结构与第1实施方式相同的情况下的例子进行说明。
134.在第3实施方式中，例如soc55、前置放大器71的串行i/f81以及ma驱动器72的串行i/f85通过四条布线并联地连接。如图7所示，soc55向前置放大器71的串行i/f81、ma驱动器72的串行i/f85输出使能信号sden、时钟信号sclk、数据信号sdata以及判别信号slev。
135.判别信号slev是能够以如high(高电平)、low(低电平)以及open(开路)那样的多个电压电平进行切换的信号。此外，判别信号slev既可以能够以两个或者四个以上的电压电平进行切换，也可以能够以多个电流电平进行切换。
136.在第3实施方式中，数据信号sdata的第2地址ad2例如包括表示一方的第1ma47的地址、表示另一方的第1ma47的地址、表示一方的第2ma48的地址以及表示另一方的第2ma48的地址中的至少一个。此外，第2ma48不限于该例子。
137.ma驱动器72的逻辑电路86在接收到包括第2地址ad2的数据信号sdata的情况下，根据判别信号slev的电压电平决定所使用的地址。即，逻辑电路86使用第2地址ad2中的与判别信号slev的电压电平对应的地址，向与该地址对应的dac87输出串行信号。
138.dac87将从逻辑电路82输入的串行信号变换为用于对所对应的第1ma47或者第2ma48进行驱动的模拟信号(驱动信号)。dac87将变换后的驱动信号输出给所对应的ma放大器88。
139.ma放大器88对从所对应的dac87输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。即，ma放大器88对驱动信号进行放大，并输出给第1ma47和第2ma48中的与判别信号slev的电压电平对应的一个。
140.以下，对hdd10的结构与第2实施方式相同的情况下的例子进行说明。在该情况下，soc55和前置放大器71的串行i/f81通过上述四条布线并联地连接。
141.前置放大器71的逻辑电路202在接收到包括第2地址ad2的数据信号sdata的情况下，根据判别信号slev的电压电平决定所使用的地址。即，逻辑电路202使用第2地址ad2中的与判别信号slev的电压电平对应的地址，向与该地址对应的dac203输出串行信号。
142.dac203将从逻辑电路202输入的串行信号变化为用于对所对应的第1ma47或者第2ma48进行驱动的模拟信号(驱动信号)。dac203将变换后的驱动信号输出给ma驱动器72的所对应的ma放大器88。
143.ma放大器88对从所对应的dac87输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。即，ma放大器88对驱动信号进行放大，并输出给第1ma47和第2ma48中的与判别信号slev的电压电平对应的一个。
144.在以上说明的第3实施方式的hdd10中，ma放大器88对驱动信号进行放大，并输出给第1ma47和第2ma48中的与判别信号slev的电平对应的一个。由此，即使是在悬架37搭载有多个致动器(第1ma47和第2ma48)的情况下，ma驱动器72也能够向所希望的致动器输出驱动信号。
145.(第4实施方式)
146.以下，参照图8对第4实施方式进行说明。图8是表示第4实施方式涉及的soc55输出的串行信号的一个例子的例示的时间图。
147.第4实施方式的串行信号与第1实施方式以及第2实施方式不同。第4实施方式中的hdd10的结构既可以与第1实施方式相同，也可以与第2实施方式相同。以下，对hdd10的结构与第1实施方式相同的情况下的例子进行说明。
148.在第4实施方式中，例如soc55、前置放大器71的串行i/f81以及ma驱动器72的串行i/f85通过传输时钟信号sclk和数据信号sdata的两条布线并联地连接。
149.soc55和串行i/f81通过传输用于前置放大器71的第1使能信号sden(pa)的布线相连接。进一步，soc55和串行i/f85通过传输用于ma驱动器72的第2使能信号sden(ma)的布线相连接。即，控制电路56的soc55输出包括第1使能信号sden(pa)和第2使能信号sden(ma)的数字信号。
150.第1使能信号sden(pa)和第2使能信号sden(ma)是能够以有效(active)状态和无效(inactive)状态的两个电压电平进行切换的信号。第1使能信号sden(pa)和第2使能信号sden(ma)相互独立地对电压电平进行切换。在本实施方式中，soc55将第1使能信号sden(pa)和第2使能信号sden(ma)设定为互不相同的电压电平。
151.前置放大器71的逻辑电路82在第1使能信号sden(pa)处于有效状态的情况下基于数据信号sdata进行动作。逻辑电路82基于在第1使能信号sden(pa)处于有效状态的期间接收到的数据信号sdata，向磁头14输出各种控制信号。另一方面，逻辑电路82在第1使能信号sden(pa)处于无效状态的情况下忽略数据信号sdata。
152.ma驱动器72的逻辑电路86在第2使能信号sden(ma)处于无效状态的情况下忽略数据信号sdata。另一方面，逻辑电路86在第2使能信号sden(ma)处于有效状态的情况下向dac87输出数据信号sdata。由此，dac87在第2使能信号sden(ma)处于有效状态的情况下将数字信号变换为作为模拟信号的驱动信号。逻辑电路86例如向多个dac87中的与数据信号sdata的地址ad对应的一个dac87输出数据信号sdata。
153.dac87将变换后的驱动信号输出给所对应的ma放大器88。ma放大器88对从所对应的dac87输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。
154.以下，对hdd10的结构与第2实施方式相同的情况下的例子进行说明。在该情况下，soc55和前置放大器71的串行i/f81通过四条布线相连接。soc55向前置放大器71的串行i/f81输出第1使能信号sden(pa)、第2使能信号sden(ma)、时钟信号sclk以及数据信号sdata。
155.前置放大器71的逻辑电路202在第1使能信号sden(pa)处于有效状态的情况下基于数据信号sdata进行动作。逻辑电路202基于在第1使能信号sden(pa)处于有效状态的期间接收到的数据信号sdata，向磁头14输出各种控制信号。
156.另一方面，逻辑电路202在第2使能信号sden(ma)处于有效状态的情况下向dac203输出数据信号sdata。由此，dac203在第2使能信号sden(ma)处于有效状态的情况下将数字信号变换为作为模拟信号的驱动信号。dac203将变换后的驱动信号输出给ma驱动器72的所对应的ma放大器88。ma放大器88对从所对应的dac203输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。
157.在以上说明的第4实施方式的hdd10中，控制电路56输出包括第1使能信号sden(pa)和第2使能信号sden(ma)的数字信号。前置放大器71在第1使能信号sden(pa)处于有效状态的情况下基于数字信号进行动作。前置放大器71或者ma驱动器72具有在第2使能信号sden(ma)处于有效状态的情况下将数字信号变换为作为模拟信号的驱动信号的dac87、203。ma驱动器72具有对驱动信号进行放大、并输出给第1ma47(第2ma48)的ma放大器88。即，前置放大器71和ma驱动器72基于共同的数字信号(数据信号sdata)进行动作。因此，与控制电路56向前置放大器71和ma驱动器72输出个别的数字信号(数据信号sdata)的情况相比，
本实施方式的hdd10能够减少设置于第2连接部62的引脚68的数量。另外，前置放大器71和ma驱动器72基于第1使能信号sden(pa)和第2使能信号sden(ma)进行动作，能够抑制因通信干扰导致的误动作。
158.(第5实施方式)
159.以下，参照图9对第5实施方式进行说明。图9是表示第5实施方式涉及的soc55输出的串行信号的一个例子的例示的时间图。
160.第5实施方式的逻辑电路82、86、202的动作与第1实施方式以及第2实施方式不同。第5实施方式中的hdd10的结构既可以与第1实施方式相同，也可以与第2实施方式相同。以下，对hdd10的结构与第1实施方式相同的情况下的例子进行说明。
161.在第5实施方式中，例如soc55、前置放大器71的串行i/f81以及ma驱动器72的串行i/f85通过三条布线并联地连接。如图9所示，soc55向前置放大器71的串行i/f81、ma驱动器72的串行i/f85输出使能信号sden、时钟信号sclk以及数据信号sdata。
162.使能信号sden是能够以图9中由实线表示的有效状态和图9中由虚线表示的无效状态的两个电压电平进行切换的信号。有效状态是第1状态的一个例子。无效状态是第2状态的一个例子。此外，也可以为，有效状态是第2状态的一个例子，无效状态是第1状态的一个例子。
163.前置放大器71的逻辑电路82在使能信号sden处于有效状态的情况下基于数据信号sdata进行动作。逻辑电路82基于在使能信号sden处于有效状态的期间接收到的数据信号sdata，向磁头14输出各种控制信号。另一方面，逻辑电路82在使能信号sden处于无效状态的情况下忽略数据信号sdata。
164.ma驱动器72的逻辑电路86在使能信号sden处于有效状态的情况下忽略数据信号sdata。另一方面，逻辑电路86在使能信号sden处于无效状态的情况下向dac87输出数据信号sdata。由此，dac87在使能信号sden处于无效状态的情况下将数字信号变换为作为模拟信号的驱动信号。逻辑电路86例如向多个dac87中的与数据信号sdata的地址ad对应的一个dac87输出数据信号sdata。
165.dac87将变换后的驱动信号输出给所对应的ma放大器88。ma放大器88对从所对应的dac87输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。
166.以下，对hdd10的结构与第2实施方式相同的情况下的例子进行说明。在该情况下，soc55和前置放大器71的串行i/f81通过三条布线相连接。soc55向前置放大器71的串行i/f81输出使能信号sden、时钟信号sclk以及数据信号sdata。
167.前置放大器71的逻辑电路202在使能信号sden处于有效状态的情况下基于数据信号sdata进行动作。逻辑电路202基于在使能信号sden处于有效状态的期间接收到的数据信号sdata，向磁头14输出各种控制信号。
168.另一方面，逻辑电路202在使能信号sden处于无效状态的情况下向dac203输出数据信号sdata。逻辑电路86例如向多个dac203中的与数据信号sdata的地址ad相应的一个dac203输出数据信号sdata。由此，dac203在使能信号sden处于无效状态的情况下将数字信号变换为作为模拟信号的驱动信号。
169.dac203将变换后的驱动信号输出给ma驱动器72的所对应的ma放大器88。ma放大器88对从所对应的dac203输入的驱动信号进行放大，并输出给所对应的第1ma47或者第
2ma48。
170.在以上说明的第5实施方式的hdd10中，控制电路56的soc55输出包括使能信号sden的数字信号。前置放大器71在使能信号sden处于有效状态的情况下基于数字信号进行动作。前置放大器71或者ma驱动器72具有在使能信号sden处于无效状态的情况下将数字信号变换为作为模拟信号的驱动信号的dac87、203。ma驱动器72具有对驱动信号进行放大、并输出给第1ma47(第2ma48)的ma放大器88。即，前置放大器71和ma驱动器72基于共同的数字信号进行动作。因此，与控制电路56向前置放大器71和ma驱动器72输出个别的数字信号的情况相比，本实施方式的hdd10能够减少设置于第2连接部62的引脚68的数量。另外，前置放大器71和ma驱动器72基于使能信号sden的互不相同的两个状态进行动作，能够抑制因通信干扰导致的误动作。
171.(第6实施方式)
172.以下，参照图10对第6实施方式进行说明。图10是示意性地表示第6实施方式涉及的hdd10的功能的例示的框图。如图10所示，第6实施方式在fpc18设置有多个调整部251、252，这一点与第1实施方式不同。
173.多个调整部251、252的数量与多个ma驱动器72的数量相同。此外，多个调整部251、252的数量不限于该例子。调整部251、252例如为电阻。多个调整部251、252的电阻值互不相同。
174.布线w4将放大器电源92与多个ma驱动器72并联地连接。进一步，本实施方式中的布线w4进行了分支，进一步将放大器电源92与调整部251、252连接。
175.调整部251与多个ma驱动器72中的所对应的一个的预定端子(引脚)连接。因此，调整部251使从放大器电源92供给的电压降低为预定电压，并施加于所对应的ma驱动器72。例如，调整部251向所对应的ma驱动器72施加1v的电压。ma驱动器72利用从调整部251供给的电压来作为用于判别的信号(判别信号)。
176.调整部252与多个ma驱动器72中的所对应的一个的预定端子(引脚)连接。因此，调整部252使从放大器电源92供给的电压降低为预定电压，并施加于所对应的ma驱动器72。例如，调整部252向所对应的ma驱动器72施加2v的电压。这样，多个ma驱动器72被施加互不相同的电压。ma驱动器72利用从调整部252供给的电压来作为判别信号。
177.调整部251、252总是向所对应的ma驱动器72施加预定电压。此外，调整部251、252向ma驱动器72供给的电压也可以变化。另外，不限于放大器电源92，调整部251、252也可以使如开关电源91那样的其他电源的电压降低为预定电压。
178.在第6实施方式中，数据信号sdata的第2地址ad2例如包括与连接于调整部251的ma驱动器72对应的地址、和与连接于调整部252的ma驱动器72对应的地址。此外，第2ma48不限于该例子。
179.各个ma驱动器72的逻辑电路86在接收到包括第2地址ad2的数据信号sdata的情况下，根据从调整部251、252施加的电压决定所使用的地址。即，各个ma驱动器72的逻辑电路86使用第2地址ad2中的与从调整部251、252施加的电压对应的地址，向与该地址对应的dac87输出数字信号。
180.dac87将从逻辑电路82输入的数字信号变换为用于对所对应的第1ma47或者第2ma48进行驱动的模拟信号(驱动信号)。dac87将变换后的驱动信号输出给所对应的ma放大
器88。
181.ma放大器88对从所对应的dac87输入的驱动信号进行放大，并输出给所对应的第1ma47或者第2ma48。如上所述，多个ma驱动器72分别按照第2地址ad2的多个地址中的与从调整部251、252施加的电压对应的一个，向第1ma47和第2ma48中的所对应的一个输出驱动信号。
182.在以上说明的第6实施方式的hdd10中，多个ma驱动器72分别按照第2地址ad2的多个地址中的与所施加的电压对应的一个，向第1ma47和第2ma48中的所对应的一个输出驱动信号。由此，即使是在悬架37搭载有多个致动器(第1ma47和第2ma48)的情况下，所希望的ma驱动器72也能够向所希望的致动器输出驱动信号。另外，即使多个ma驱动器72的电路设计彼此相同，多个ma驱动器72也能够根据个别地施加的电压来个别向所希望的致动器输出驱动信号。由此，多个ma驱动器72能共同化，能降低hdd10的成本。
183.(第7实施方式)
184.以下，参照图11对第7实施方式进行说明。图11是示意性地表示第7实施方式涉及的hdd10的功能的例示的框图。如图11所示，第7实施方式在fpc18搭载有读写通道(rwc)301，这一点与第1实施方式不同。
185.在第1实施方式中，soc55包括rwc。与此相对，在第7实施方式中，rwc301作为与soc55不同的部件而搭载于fpc18。rwc301电连接于soc55和前置放大器71的串行i/f81。
186.rwc301为信号处理电路，将从soc55的hdc传送的写数据进行编号而变换为写信号，将写信号输出至前置放大器71的串行i/f81。另外，rwc301将从磁头14输出的读信号进行解码而变换为读数据，将读数据输出给hdc。soc55和rwc301例如经由使用了差分信号的高速接口相互进行通信。
187.如以上说明的第7实施方式的hdd10，也可以在fpc18搭载有如rwc301那样的搭载于pcb19的各种部件和电路。此外，在以上的记载中，对在第1实施方式的结构中rwc301搭载于fpc18的例子进行了说明，但也可以是在第2实施方式的结构中rwc301搭载于fpc18。
188.以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。