栅极驱动单元、驱动方法、栅极驱动电路和显示装置与流程

1.本发明涉及显示技术领域，尤其涉及一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。


背景技术：

2.为了使保持像素亮度波动在合理的范围内，静态画面时仍然需要刷新数据，因为控制亮度的电压会由于漏电而随时间变化。为了降低功耗，降低刷新频率是比较有效的方法，同时还需要保持显示质量，就需要减少像素漏电速度，而氧化物半导体具有超低漏电的特性，满足这种需求。为了保证像素充电速度和较小的寄生电容，比较好的办法是结合采用ltpo(low temperature polycrystalline oxide，低温多晶氧化物)工艺。现有的栅极驱动单元在工作时，不能在保持阶段使得输出的栅极驱动信号的电位不受噪声干扰的影响。


技术实现要素：

3.本发明的主要目的在于提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置，以解决现有的栅极驱动单元不能在保持阶段控制输出的栅极驱动信号的电位不受噪声干扰的影响的问题。
4.为了达到上述目的，本发明提供了一种栅极驱动单元，包括第一输入节点控制电路和电荷泵电路；
5.所述第一输入节点控制电路分别与时钟信号端、输入端和第一输入节点电连接，用于在所述时钟信号端提供的时钟信号的控制下，导通或断开所述输入端与所述第一输入节点之间的连接；
6.所述电荷泵电路分别与所述第一输入节点、输入时钟信号端和第一节点电连接，用于当所述第一输入节点的电压信号为第一电压信号时，在所述输入时钟信号端提供的输入时钟信号的控制下，控制将所述第一输入节点的电压信号转换为所述第一节点的电压信号，且使得所述第一节点的电压信号的极性与所述第一输入节点的电压信号的极性相同，所述第一节点的电压信号的电压值的绝对值大于所述第一输入节点的电压信号的电压值的绝对值。
7.可选的，所述栅极驱动单元包括输出电路，所述输出电路包括第一输出晶体管，所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与输出电压端电连接，所述第一输出晶体管的第二极与栅极驱动信号输出端电连接。
8.可选的，所述电荷泵电路包括输入储能子电路、通断控制子电路和第一储能子电路；
9.所述输入储能子电路的第一端与所述输入时钟信号端电连接，所述输入储能子电路的第二端与所述第一输入节点电连接，用于储存电能且根据所述输入时钟信号的电位控制所述第一输入节点的电位；
10.所述通断控制子电路分别与所述第一输入节点和所述第一节点电连接，用于在所
述第一输入节点的电位的控制下，导通或断开所述第一输入节点与所述第一节点之间的连接；
11.所述第一储能子电路与所述第一节点电连接，用于储存电能且维持所述第一节点的电位。
12.可选的，所述电荷泵电路包括输入储能子电路、通断控制子电路、开关控制子电路和第一储能子电路；
13.所述输入储能子电路的第一端与第一控制节点电连接，所述输入储能子电路的第二端与所述第一输入节点电连接，用于储存电能且根据第一控制节点的电位控制所述第一输入节点的电位；
14.所述通断控制子电路分别与所述第一输入节点和所述第一节点电连接，用于在所述第一输入节点的电位的控制下，导通或断开所述第一输入节点与所述第一节点之间的连接；
15.所述第一储能子电路与所述第一节点电连接，用于储存电能且维持所述第一节点的电位；
16.所述开关控制子电路分别与所述第一输入节点、输入时钟信号端和所述第一控制节点电连接，用于在所述第一输入节点的电位的控制下，导通或断开所述输入时钟信号端与所述第一控制节点之间的连接。
17.可选的，所述输入储能子电路包括输入电容，所述第一储能子电路包括第一存储电容，所述通断控制子电路包括通断控制晶体管；
18.所述输入电容的第一端与所述输入时钟信号端电连接，所述输入电容的第二端与所述第一输入节点电连接；
19.所述第一存储电容的第一端与所述第一节点电连接，所述第一存储电容的第二端与第二电压端电连接；
20.所述通断控制晶体管的控制极和所述通断控制晶体管的第一极与所述第一输入节点电连接，所述通断控制晶体管的第二极与所述第一节点电连接。
21.可选的，所述输入储能子电路包括输入电容，所述第一储能子电路包括第一存储电容，所述通断控制子电路包括通断控制晶体管；
22.所述输入电容的第一端与所述第一控制节点电连接，所述输入电容的第二端与所述第一输入节点电连接；
23.所述第一存储电容的第一端与所述第一节点电连接，所述第一存储电容的第二端与第二电压端电连接；
24.所述通断控制晶体管的控制极和所述通断控制晶体管的第一极与所述第一输入节点电连接，所述通断控制晶体管的第二极与所述第一节点电连接。
25.可选的，所述输入电容的电容值与所述第一存储电容的电容值之间的比值大于或等于1而小于或等于10。
26.可选的，所述开关控制子电路包括开关控制晶体管；
27.所述开关控制晶体管的控制极与所述第一输入节点电连接，所述开关控制晶体管的第一极与所述输入时钟信号端电连接，所述开关控制晶体管的第二极与所述第一控制节点电连接。
28.可选的，所述第一输入节点控制电路包括第一隔离节点控制子电路和第一隔离子电路；
29.所述第一隔离节点控制子电路分别与时钟信号端、输入端和第一隔离节点电连接，用于在所述时钟信号端提供的时钟信号的控制下，导通或断开所述输入端与所述第一隔离节点之间的连接；
30.所述第一隔离子电路分别与第二电压端、所述第一隔离节点和所述第一输入节点电连接，用于在第二电压端提供的第二电压信号的控制下，控制所述第一隔离节点与所述第一输入节点之间连通。
31.可选的，所述时钟信号端包括第一时钟信号端和第二时钟信号端；第一隔离节点控制子电路包括第一控制晶体管和第二控制晶体管；所述第一控制晶体管的控制极与所述第二时钟信号端电连接，所述第一控制晶体管的第一极与所述输入端电连接；所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第二控制晶体管的第一极与所述第一控制晶体管的第二极电连接，所述第二控制晶体管的第二极与所述第一隔离节点电连接；或者，
32.所述时钟信号端包括第二时钟信号端，所述第一隔离节点控制子电路包括第一控制晶体管；所述第一控制晶体管的控制极与所述第二时钟信号端电连接，所述第一控制晶体管的第一极与所述输入端电连接，所述第一控制晶体管的第二极与所述第一隔离节点电连接；或者，
33.所述时钟信号端包括第一时钟信号端，所述第一隔离节点控制子电路包括第二控制晶体管；所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第一控制晶体管的第一极与所述输入端电连接，所述第二控制晶体管的第二极与所述第一隔离节点电连接。
34.可选的，所述第一隔离子电路包括第一隔离晶体管；
35.所述第一隔离晶体管的控制极与所述第二电压端电连接，所述第一隔离晶体管的第一极与所述第一隔离节点电连接，所述第一隔离晶体管的第二极与所述第一输入节点电连接。
36.可选的，本发明实施例所述的栅极驱动单元还包括第一节点控制电路；
37.所述第一节点控制电路分别与第二输入节点、第三电压端和第一节点电连接，用于在所述第二输入节点的电位的控制下，控制将第三电压端输入的第三电压信号写入所述第一节点。
38.可选的，所述第一节点控制电路包括第一节点控制晶体管；
39.所述第一节点控制晶体管的控制极与所述第二输入节点电连接，所述第一节点控制晶体管的第一极与第三电压端电连接，所述第一节点控制晶体管的第二极与所述第一节点电连接。
40.可选的，本发明实施例所述的栅极驱动单元还包括第一储能电路；
41.所述第一储能电路分别与第二节点和第二时钟信号端电连接，用于根据第二时钟信号控制所述第二节点的电位。
42.可选的，本发明实施例所述的栅极驱动单元还包括栅极驱动信号输出端和第一储能电路；
43.所述第一储能电路分别与第二节点和所述栅极驱动信号输出端电连接，用于根据所述栅极驱动信号输出端输出的栅极驱动信号，控制第二节点的电位。
44.可选的，本发明实施例所述的栅极驱动单元还包括输出电路；
45.所述输出电路分别与第一节点、第二节点、栅极驱动信号输出端、输出电压端和第二时钟信号输出端电连接，用于在第一节点的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端，并在第二节点的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端；
46.所述输出电压端用于提供输出电压信号。
47.可选的，所述输出电路包括第一输出晶体管和第二输出晶体管；
48.所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述输出电压端电连接，所述第一输出晶体管的第二极与所述栅极驱动信号输出端电连接；
49.所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述栅极驱动信号输出端电连接，所述第二输出晶体管的第二极与所述第二时钟信号端电连接。
50.可选的，本发明实施例所述的栅极驱动单元还包括第二节点控制电路；
51.所述第二节点控制电路包括第三输入节点控制子电路、第二输入节点控制子电路和第二节点控制子电路；
52.所述第三输入节点控制子电路分别与第一时钟信号端、第二电压端、第一输入节点和第三输入节点电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点，并用于在第一输入节点的电位的控制下，将第一时钟信号写入所述第三输入节点；
53.所述第二输入节点控制子电路分别与所述第三输入节点、第二输入节点和输入时钟信号端电连接，用于在所述第三输入节点的电位的控制下将输入时钟信号写入所述第二输入节点，并用于根据所述第三输入节点的电位控制第二输入节点的电位；
54.所述第二节点控制子电路分别与所述第二输入节点、第一输入节点、第二节点和输入时钟信号端电连接，所述第二节点控制子电路还与第二时钟信号端或第三电压端电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点与所述第二节点之间的连接，并用于在所述第一输入节点的电位的控制下，将第二时钟信号或第三电压信号写入第二节点。
55.可选的，所述第三输入节点控制子电路包括第三控制晶体管和第四控制晶体管，其中，
56.所述第三控制晶体管的控制极与第一时钟信号端电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与第三输入节点电连接；
57.所述第四控制晶体管的控制极与所述第一输入节点电连接，所述第四控制晶体管的第一极与所述第一时钟信号端电连接，所述第四控制晶体管的第二极与所述第三输入节点电连接。
58.可选的，本发明实施例所述的栅极驱动单元还包括第二节点控制电路；
59.所述第二节点控制电路包括第三输入节点控制子电路、第二输入节点控制子电路
和第二节点控制子电路；
60.所述第三输入节点控制子电路分别与第一时钟信号端、第二电压端、第一隔离节点和第三输入节点电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点，并用于在第一隔离节点的电位的控制下，将第一时钟信号写入所述第三输入节点；
61.所述第二输入节点控制子电路分别与所述第三输入节点、第二输入节点和输入时钟信号端电连接，用于在所述第三输入节点的电位的控制下将输入时钟信号写入所述第二输入节点，并用于根据所述第三输入节点的电位控制第二输入节点的电位；
62.所述第二节点控制子电路分别与所述第二输入节点、第一隔离节点、第二节点和输入时钟信号端电连接，所述第二节点控制子电路还与第二时钟信号端或第三电压端电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点与所述第二节点之间的连接，并用于在所述第一输入节点的电位的控制下，将第二时钟信号或第三电压信号写入第二节点。
63.可选的，所述第三输入节点控制子电路包括第三控制晶体管和第四控制晶体管，其中，
64.所述第三控制晶体管的控制极与第一时钟信号端电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与第三输入节点电连接；
65.所述第四控制晶体管的控制极与所述第一隔离节点电连接，所述第四控制晶体管的第一极与所述第一时钟信号端电连接，所述第四控制晶体管的第二极与所述第三输入节点电连接。
66.可选的，所述第三输入节点控制子电路包括第三控制晶体管、第四控制晶体管和第二隔离晶体管；
67.所述第三控制晶体管的控制极与第一时钟信号端电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与第二隔离节点电连接；
68.所述第四控制晶体管的控制极与所述第一隔离节点电连接，所述第四控制晶体管的第一极与所述第一时钟信号端电连接，所述第四控制晶体管的第二极与所述第二隔离节点电连接；
69.所述第二隔离晶体管的控制极与第二电压端电连接，所述第二隔离晶体管的第一极与第二隔离节点电连接，所述第二隔离晶体管的第二极与第三输入节点电连接。
70.可选的，所述第二输入节点控制子电路包括第五控制晶体管和第一电容；
71.所述第五控制晶体管的控制极与所述第三输入节点电连接，所述第五控制晶体管的第一极与所述第二输入节点电连接，所述第五控制晶体管的第二极与输入时钟信号端电连接；
72.所述第一电容的第一端与所述第三输入节点电连接，所述第一电容的第二端与所述第二输入节点电连接。
73.可选的，所述第二节点控制子电路包括第六控制晶体管和第七控制晶体管；
74.所述第六控制晶体管的控制极与输入时钟信号端电连接，所述第六控制晶体管的第一极与所述第二输入节点电连接，所述第六控制晶体管的第二极与所述第二节点电连接；
75.所述第七控制晶体管的控制极与所述第一隔离节点电连接，所述第七控制晶体管的第一极与第二时钟信号端或第三电压端电连接，所述第七控制晶体管的第二极与所述第二节点电连接。
76.本发明还提供了一种驱动方法，应用于上述的栅极驱动单元，所述驱动方法包括：
77.第一输入节点控制电路在时钟信号端提供的时钟信号的控制下，导通或断开输入端与第一输入节点之间的连接；
78.当所述第一输入节点的电压信号为第一电压信号时，电荷泵电路在输入时钟信号端提供的输入时钟信号的控制下，控制将所述第一输入节点的电压信号转换为所述第一节点的电压信号，且使得所述第一节点的电压信号的极性与所述第一输入节点的电压信号的极性相同，所述第一节点的电压信号的电压值的绝对值大于所述第一输入节点的电压信号的电压值的绝对值。
79.本发明还提供了一种栅极驱动电路，包括上述的栅极驱动单元。
80.本发明还提供了一种显示装置，包括上述的栅极驱动电路。
81.与现有技术相比，本发明所述的栅极驱动单元、驱动方法、栅极驱动电路和显示装置能够在保持阶段充分拉低或升高第一节点的电位，使得在保持阶段，由第一节点控制的第一输出晶体管保持开启，进而使得在保持阶段，能够使得输出的栅极驱动信号的电位不受噪声干扰的影响。
附图说明
82.图1是本发明实施例所述的栅极驱动单元的结构图；
83.图2是本发明另一实施例所述的栅极驱动单元的结构图；
84.图3是本发明又一实施例所述的栅极驱动单元的结构图；
85.图4是本发明再一实施例所述的栅极驱动单元的结构图；
86.图5是本发明另一实施例所述的栅极驱动单元的结构图；
87.图6是本发明又一实施例所述的栅极驱动单元的结构图；
88.图7是本发明再一实施例所述的栅极驱动单元的结构图；
89.图8是本发明另一实施例所述的栅极驱动单元的结构图；
90.图9是本发明又一实施例所述的栅极驱动单元的结构图；
91.图10是本发明又一实施例所述的栅极驱动单元的结构图；
92.图11是本发明再一实施例所述的栅极驱动单元的结构图；
93.图12是本发明另一实施例所述的栅极驱动单元的结构图；
94.图13是本发明又一实施例所述的栅极驱动单元的结构图；
95.图14是本发明所述的栅极驱动单元的第一具体实施例的电路图；
96.图15是本发明所述的栅极驱动单元的第一具体实施例的工作时序图；
97.图16是本发明所述的栅极驱动单元的第二具体实施例的电路图；
98.图17是本发明所述的栅极驱动单元的第三具体实施例的电路图；
99.图18是本发明所述的栅极驱动单元的第三具体实施例的工作时序图；
100.图19是本发明所述的栅极驱动单元的第四具体实施例的电路图；
101.图20是本发明所述的栅极驱动单元的第五具体实施例的电路图；
102.图21是本发明所述的栅极驱动单元的第五具体实施例的工作时序图；
103.图22是本发明所述的栅极驱动单元的第六具体实施例的电路图；
104.图23是本发明所述的栅极驱动单元的第七具体实施例的电路图；
105.图24是本发明所述的栅极驱动单元的第八具体实施例的电路图；
106.图25是本发明所述的栅极驱动单元的第九具体实施例的电路图；
107.图26是本发明所述的栅极驱动单元的第十具体实施例的电路图。
具体实施方式
108.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
109.本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
110.在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
111.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
112.如图1所示，本发明实施例所述的栅极驱动单元包括第一输入节点控制电路10和电荷泵电路11；
113.所述第一输入节点控制电路10分别与时钟信号端k0、输入端i1和第一输入节点p11电连接，用于在所述时钟信号端k0提供的时钟信号的控制下，导通或断开所述输入端i1与所述第一输入节点p11之间的连接；
114.所述电荷泵电路11分别与所述第一输入节点p11、输入时钟信号端ki和第一节点p1电连接，用于当所述第一输入节点p11的电压信号为第一电压信号时，在所述输入时钟信号端ki提供的输入时钟信号的控制下，控制将所述第一输入节点p11的电压信号转换为所述第一节点p1的电压信号，且使得所述第一节点p1的电压信号的极性与所述第一输入节点p11的电压信号的极性相同，所述第一节点p1的电压信号的电压值的绝对值大于所述第一输入节点p11的电压信号的电压值的绝对值。
115.本发明实施例所述的栅极驱动单元能够通过电荷泵电路11在保持阶段充分拉低或升高第一节点p1的电位，使得在保持阶段，由p1控制的第一输出晶体管保持开启，进而使得在保持阶段，能够使得输出的栅极驱动信号的电位不受噪声干扰的影响。
116.所述第一节点p1的电压信号的极性与所述第一输入节点p11的电压信号的极性相同指的是：当p1的电压信号为正电压信号时，p11的电压信号为正电压信号；当p1的电压信号为负电压信号时，p11的电压信号为负电压信号。
117.所述第一节点p1的电压信号的电压值的绝对值大于所述第一输入节点p11的电压
信号的电压值的绝对值指的是：
118.当p11的电压信号为正电压信号时，p1的电压信号的电压值大于p11的电压信号的电压值；
119.当p11的电压信号为负电压信号时，p1的电压信号的电压值小于p11的电压信号的电压值。
120.本发明实施例所述的栅极驱动单元在工作时，电荷泵结构能够在保持阶段进一步拉低或升高第一节点的电位。
121.本发明实施例所述的栅极驱动单元在工作时，当p11的电位为-5v，p1的电位大于或等于-15v而小于或等于-10v，也即所述电荷泵电路可以将p11的电位泵低2-3倍，但不以此为限。
122.在具体实施时，所述栅极驱动单元可以包括输出电路，所述输出电路包括第一输出晶体管，所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与输出电压端电连接，所述第一输出晶体管的第二极与栅极驱动信号输出端电连接。
123.可选的，所述第一输出晶体管为p型晶体管，第一电压信号为负电压信号；或者，
124.所述第一输出晶体管的n型晶体管，第一电压信号为正电压信号。
125.在具体实施时，当所述第一输出晶体管为p型晶体管时，第一电压信号可以为负电压信号，所述电荷泵结构需要进一步拉低第一节点的电位；当所述第一输出晶体管为n型晶体管时，第一电压信号可以为正电压信号，所述电荷泵结构需要进一步升高第一节点的电位；但不以此为限。在本发明实施例中，栅极驱动单元的一工作周期可以包括依次设置的输入阶段、输出阶段、复位阶段和保持阶段，在输入阶段，输入端提供输入信号；在输出阶段，栅极驱动单元输出有效的栅极驱动信号；在复位阶段，对所述栅极驱动信号进行复位，使得栅极驱动单元输出无效的栅极驱动信号；在保持阶段，栅极驱动单元需要保持输出无效的栅极驱动信号。
126.在具体实施时，当像素电路包括的栅极接入所述栅极驱动信号的晶体管为n型晶体管时，有效的栅极驱动信号的电位为高电压，无效的栅极驱动信号的电位为低电压；
127.当像素电路包括的栅极接入所述栅极驱动信号的晶体管为p型晶体管时，有效的栅极驱动信号的电位为低电压，无效的栅极驱动信号的电位为高电压。
128.根据一种具体实施方式，如图2所示，在图1所示的栅极驱动单元的实施例的基础上，所述电荷泵电路包括输入储能子电路21、通断控制子电路22和第一储能子电路23；
129.所述输入储能子电路21的第一端与所述输入时钟信号端ki电连接，所述输入储能子电路21的第二端与所述第一输入节点p11电连接，用于储存电能且根据所述输入时钟信号的电位控制所述第一输入节点p11的电位；
130.所述通断控制子电路22分别与所述第一输入节点p11和所述第一节点p1电连接，用于在所述第一输入节点p11的电位的控制下，导通或断开所述第一输入节点p11与所述第一节点p1之间的连接；
131.所述第一储能子电路23与所述第一节点p1电连接，用于储存电能且维持所述第一节点p1的电位。
132.在图2所示的栅极驱动单元的实施例中，所述输入储能子电路21、所述通断控制子
电路22和所述第一储能子电路23组成电荷泵电路。
133.在本发明实施例中，所述输入储能子电路21包括的输入电容的电容值与所述第一储能子电路包括的第一存储电容的电容值之间的比值可以大于或等于1:1而小于或等于10:1，但不以此为限。
134.可选的，所述输入储能子电路包括输入电容，所述第一储能子电路包括第一存储电容，所述通断控制子电路包括通断控制晶体管；
135.所述输入电容的第一端与所述输入时钟信号端电连接，所述输入电容的第二端与所述第一输入节点电连接；
136.所述第一存储电容的第一端与所述第一节点电连接，所述第一存储电容的第二端与第二电压端电连接；
137.所述通断控制晶体管的控制极和所述通断控制晶体管的第一极与所述第一输入节点电连接，所述通断控制晶体管的第二极与所述第一节点电连接。
138.在具体实施时，所述输入储能子电路21和所述第一储能子电路23可以包括电容，所述通断控制子电路22可以包括二极管连接的晶体管，但不以此为限。
139.根据另一种具体实施方式，如图3所示，在图1所示的栅极驱动单元的实施例的基础上，所述电荷泵电路包括输入储能子电路21、通断控制子电路22、开关控制子电路20和第一储能子电路23；
140.所述输入储能子电路21的第一端与第一控制节点p21电连接，所述输入储能子电路21的第二端与所述第一输入节点p11电连接，用于储存电能且根据第一控制节点p21的电位控制所述第一输入节点p11的电位；
141.所述通断控制子电路22分别与所述第一输入节点p11和所述第一节点p1电连接，用于在所述第一输入节点p11的电位的控制下，导通或断开所述第一输入节点p11与所述第一节点p1之间的连接；
142.所述第一储能子电路23与所述第一节点p1电连接，用于储存电能且维持所述第一节点p1的电位；
143.所述开关控制子电路20分别与所述第一输入节点p11、输入时钟信号端ki和所述第一控制节点p21电连接，用于在所述第一输入节点p11的电位的控制下，导通或断开所述输入时钟信号端ki与所述第一控制节点p21之间的连接。
144.在图3所示的栅极驱动单元的实施例中，所述输入储能子电路21、所述通断控制子电路22、所述开关控制子电路20和所述第一储能子电路23组成电荷泵电路。
145.与图2所示的栅极驱动单元的实施例相比，在图3所示的栅极驱动电路的实施例中，所述电荷泵电路增设了开关控制子电路20，所述开关控制子电路20在所述第一输入节点p11的电位的控制下，导通或断开所述输入时钟信号端ki与所述第一控制节点p21之间的连接；所述开关控制子电路20能够控制输入时钟信号端ki是否与输入储能子电路21连通，控制是否通过输入时钟信号控制p11的电位。
146.可选的，所述输入储能子电路包括输入电容，所述第一储能子电路包括第一存储电容，所述通断控制子电路包括通断控制晶体管；
147.所述输入电容的第一端与所述第一控制节点电连接，所述输入电容的第二端与所述第一输入节点电连接；
148.所述第一存储电容的第一端与所述第一节点电连接，所述第一存储电容的第二端与第二电压端电连接；
149.所述通断控制晶体管的控制极和所述通断控制晶体管的第一极与所述第一输入节点电连接，所述通断控制晶体管的第二极与所述第一节点电连接。
150.可选的，所述开关控制子电路包括开关控制晶体管；
151.所述开关控制晶体管的控制极与所述第一输入节点电连接，所述开关控制晶体管的第一极与所述输入时钟信号端电连接，所述开关控制晶体管的第二极与所述第一控制节点电连接。
152.在本发明实施例中，所述输入电容的电容值与所述第一存储电容的电容值之间的比值大于或等于1而小于或等于10，但不以此为限。
153.在具体实施时，如图4所示，在图1所示的栅极驱动单元的实施例的基础上，所述第一输入节点控制电路可以包括第一隔离节点控制子电路41和第一隔离子电路42；
154.所述第一隔离节点控制子电路41分别与时钟信号端k0、输入端i1和第一隔离节点p31电连接，用于在所述时钟信号端k0提供的时钟信号的控制下，导通或断开所述输入端i1与所述第一隔离节点p31之间的连接；
155.所述第一隔离子电路42分别与第二电压端v2、所述第一隔离节点p31和所述第一输入节点p11电连接，用于在第二电压端v2提供的第二电压信号的控制下，控制所述第一隔离节点p31与所述第一输入节点p11之间连通。
156.在图4所示的栅极驱动单元的实施例工作时，所述第一隔离子电路42控制所述第一隔离节点p31与所述第一输入节点p11之间连通，第一隔离节点控制子电路41在k0提供的时钟信号的控制下，控制是否将输入信号写入第一隔离节点p31。
157.根据一种具体实施方式，所述时钟信号端可以包括第一时钟信号端和第二时钟信号端；第一隔离节点控制子电路包括第一控制晶体管和第二控制晶体管；所述第一控制晶体管的控制极与所述第二时钟信号端电连接，所述第一控制晶体管的第一极与所述输入端电连接；所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第二控制晶体管的第一极与所述第一控制晶体管的第二极电连接，所述第二控制晶体管的第二极与所述第一隔离节点电连接。
158.根据另一种具体实施方式，所述时钟信号端可以包括第二时钟信号端，所述第一隔离节点控制子电路可以包括第一控制晶体管；所述第一控制晶体管的控制极与所述第二时钟信号端电连接，所述第一控制晶体管的第一极与所述输入端电连接，所述第一控制晶体管的第二极与所述第一隔离节点电连接。
159.根据再一种具体实施方式，所述时钟信号端可以包括第一时钟信号端，所述第一隔离节点控制子电路可以包括第二控制晶体管；所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第一控制晶体管的第一极与所述输入端电连接，所述第二控制晶体管的第二极与所述第一隔离节点电连接。
160.在实际操作时，所述第一隔离节点控制子电路可以仅包括第一控制晶体管，该第一控制晶体管的控制极与所述第二时钟信号端电连接，前提是第二时钟信号的上升沿不早于输入端提供的输入信号的下降沿；或者，
161.所述第一隔离节点控制子电路可以仅包括第二控制晶体管，该第二控制晶体管的
控制极与所述第一时钟信号端电连接，前提是第一时钟信号的上升沿不早于输入端提供的输入信号的下降沿。
162.可选的，所述第一隔离子电路包括第一隔离晶体管；
163.所述第一隔离晶体管的控制极与所述第二电压端电连接，所述第一隔离晶体管的第一极与所述第一隔离节点电连接，所述第一隔离晶体管的第二极与所述第一输入节点电连接。
164.在具体实施时，当所述第一隔离晶体管为p型晶体管时，所述第二电压端可以为低电压端；当所述第一隔离晶体管为n型晶体管时，所述第二电压端可以为高电压端，以使得所述第一隔离晶体管常开。
165.在优选情况下，在所述第一输入节点控制电路中，可以增加第一隔离晶体管，以能够减小降低第一隔离节点的漏电，提升输出响应速度。
166.如图5所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元的实施例还包括第一节点控制电路12；所述第一节点控制电路12分别与第二输入节点p12、第三电压端v3和第一节点p1电连接，用于在所述第二输入节点p12的电位的控制下，控制将第三电压信号写入所述第一节点p1；
167.所述第三电压端v3用于提供所述第三电压信号。
168.在本发明实施例中，所述第三电压端v3可以为高电压端，所述第三电压信号可以为高电压信号，但不以此为限。
169.在图5所示的栅极驱动单元的实施例中，本发明实施例所述的栅极驱动单元还可以包括第一节点控制电路12，第一节点控制电路12在第二输入节点p12的电位的控制下，控制第一节点p1的电位。
170.根据一种具体实施方式，本发明实施例所述的栅极驱动单元还可以包括第一储能电路；
171.所述第一储能电路分别与第二节点和第二时钟信号端电连接，用于根据第二时钟信号控制所述第二节点的电位。
172.在本发明实施例中，所述栅极驱动单元还可以包括第一储能电路，在优选情况下，所述第一储能电路可以根据第二时钟信号控制第二节点的电位，以使得在复位阶段，可以通过第二时钟信号改变第二节点的电位，以能够通过第一节点控制的第一输出晶体管和第二节点控制的第二输出晶体管同时对栅极驱动单元输出的栅极驱动信号进行复位，实现对栅极驱动信号的完全、快速的复位。
173.根据另一种具体实施方式，本发明实施例所述的栅极驱动单元还可以包括栅极驱动信号输出端和第一储能电路；
174.所述第一储能电路分别与第二节点和栅极驱动信号输出端电连接，用于根据所述栅极驱动信号输出端输出的栅极驱动信号，控制第二节点的电位。
175.在本发明实施例中，所述栅极驱动单元还可以包括第一储能电路，在优选情况下，第一储能电路与栅极驱动单元的栅极驱动信号输出端电连接，减少了第一储能电路的电容负载，有利于降低功耗。
176.具体的，本发明实施例所述的栅极驱动单元还可以包括栅极驱动信号输出端和输出电路；
177.所述输出电路分别与第一节点、第二节点、栅极驱动信号输出端、输出电压端和第二时钟信号输出端电连接，用于在第一节点的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端，并在第二节点的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端；
178.所述输出电压端用于提供输出电压信号。
179.在具体实施时，所述栅极驱动单元可以包括栅极驱动信号输出端和输出电路，输出电路在第一节点的电位和第二节点的电位的控制下，控制输出栅极驱动信号。
180.可选的，所述输出电路包括第一输出晶体管和第二输出晶体管；
181.所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述输出电压端电连接，所述第一输出晶体管的第二极与所述栅极驱动信号输出端电连接；
182.所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述栅极驱动信号输出端电连接，所述第二输出晶体管的第二极与所述第二时钟信号端电连接。
183.具体的，本发明实施例所述的栅极驱动单元还可以包括第二节点控制电路；
184.所述第二节点控制电路包括第三输入节点控制子电路、第二输入节点控制子电路和第二节点控制子电路；
185.所述第三输入节点控制子电路分别与第一时钟信号端、第二电压端、第一输入节点和第三输入节点电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点，并用于在第一输入节点的电位的控制下，将第一时钟信号写入所述第三输入节点；
186.所述第二输入节点控制子电路分别与所述第三输入节点、第二输入节点和输入时钟信号端电连接，用于在所述第三输入节点的电位的控制下将输入时钟信号写入所述第二输入节点，并用于根据所述第三输入节点的电位控制第二输入节点的电位；
187.所述第二节点控制子电路分别与所述第二输入节点、第一输入节点、第二节点和输入时钟信号端电连接，所述第二节点控制子电路还与第二时钟信号端或第三电压端电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点与所述第二节点之间的连接，并用于在所述第一输入节点的电位的控制下，将第二时钟信号或第三电压信号写入第二节点。
188.在具体实施时，所述栅极驱动单元还可以包括第二节点控制电路，第二节点控制电路包括第三输入节点控制子电路、第二输入节点控制子电路和第二节点控制子电路，第三输入节点控制子电路控制第三输入节点的电位，第二输入节点控制子电路控制第二输入节点的电位，第二节点控制子电路控制第二节点的电位。
189.可选的，所述第三输入节点控制子电路包括第三控制晶体管和第四控制晶体管，其中，
190.所述第三控制晶体管的控制极与第一时钟信号端电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与第三输入节点电连接；
191.所述第四控制晶体管的控制极与所述第一输入节点电连接，所述第四控制晶体管的第一极与所述第一时钟信号端电连接，所述第四控制晶体管的第二极与所述第三输入节
点电连接。
192.在具体实施时，本发明实施例所述的栅极驱动单元还可以包括第二节点控制电路；
193.所述第二节点控制电路包括第三输入节点控制子电路、第二输入节点控制子电路和第二节点控制子电路；
194.所述第三输入节点控制子电路分别与第一时钟信号端、第二电压端、第一隔离节点和第三输入节点电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点，并用于在第一隔离节点的电位的控制下，将第一时钟信号写入所述第三输入节点；
195.所述第二输入节点控制子电路分别与所述第三输入节点、第二输入节点和输入时钟信号端电连接，用于在所述第三输入节点的电位的控制下将输入时钟信号写入所述第二输入节点，并用于根据所述第三输入节点的电位控制第二输入节点的电位；
196.所述第二节点控制子电路分别与所述第二输入节点、第一输入节点、第二节点和输入时钟信号端电连接，所述第二节点控制子电路还与第二时钟信号端或第三电压端电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点与所述第二节点之间的连接，并用于在所述第一输入节点的电位的控制下，将第二时钟信号或第三电压信号写入第二节点。
197.可选的，所述第三输入节点控制子电路包括第三控制晶体管和第四控制晶体管，其中，
198.所述第三控制晶体管的控制极与第一时钟信号端电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与第三输入节点电连接；
199.所述第四控制晶体管的控制极与所述第一隔离节点电连接，所述第四控制晶体管的第一极与所述第一时钟信号端电连接，所述第四控制晶体管的第二极与所述第三输入节点电连接。
200.可选的，所述第三输入节点控制子电路包括第三控制晶体管、第四控制晶体管和第二隔离晶体管；
201.所述第三控制晶体管的控制极与第一时钟信号端电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与第二隔离节点电连接；
202.所述第四控制晶体管的控制极与所述第一隔离节点电连接，所述第四控制晶体管的第一极与所述第一时钟信号端电连接，所述第四控制晶体管的第二极与所述第二隔离节点电连接；
203.所述第二隔离晶体管的控制极与第二电压端电连接，所述第二隔离晶体管的第一极与第二隔离节点电连接，所述第二隔离晶体管的第二极与第三输入节点电连接。
204.在优选情况下，所述第三输入节点控制子电路可以采用第二隔离晶体管，以防止对第三输入节点的漏电。
205.可选的，所述第二输入节点控制子电路包括第五控制晶体管和第一电容；
206.所述第五控制晶体管的控制极与所述第三输入节点电连接，所述第五控制晶体管的第一极与所述第二输入节点电连接，所述第五控制晶体管的第二极与输入时钟信号端电连接；
207.所述第一电容的第一端与所述第三输入节点电连接，所述第一电容的第二端与所述第二输入节点电连接。
208.可选的，所述第二节点控制子电路包括第六控制晶体管和第七控制晶体管；
209.所述第六控制晶体管的控制极与输入时钟信号端电连接，所述第六控制晶体管的第一极与所述第二输入节点电连接，所述第六控制晶体管的第二极与所述第二节点电连接；
210.所述第七控制晶体管的控制极与所述第一隔离节点电连接，所述第七控制晶体管的第一极与第二时钟信号端或第三电压端电连接，所述第七控制晶体管的第二极与所述第二节点电连接。
211.如图6所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
212.所述第一储能电路31分别与第二节点p2和第二时钟信号端k2电连接，用于根据第二时钟信号控制所述第二节点p2的电位；所述第二时钟信号端k2用于提供所述第二时钟信号；
213.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
214.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
215.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一输入节点p11和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一输入节点p11的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
216.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
217.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11和第二时钟信号端k2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第二时钟信号写入第二节点p2。
218.在本发明实施例中，所述输出电压信号可以为低电压信号，但不以此为限。
219.如图7所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
220.所述第一储能电路31分别与第二节点p2和所述栅极驱动信号输出端o1电连接，用于根据所述栅极驱动信号输出端o1输出的栅极驱动信号，控制第二节点p2的电位；
221.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
222.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
223.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一输入节点p11和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一输入节点p11的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
224.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
225.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11、第二时钟信号端k2和第二节点p2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第二时钟信号写入第二节点p2。
226.图7所示的栅极驱动单元的实施例与图6所示的栅极驱动单元的实施例的区别在于：所述第一储能电路31与所述栅极驱动信号输出端o1电连接，用于根据所述栅极驱动信号输出端o1输出的栅极驱动信号，控制第二节点p2的电位。
227.如图8所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
228.所述第一储能电路31分别与第二节点p2和第二时钟信号端k2电连接，用于根据第二时钟信号控制所述第二节点p2的电位；所述第二时钟信号端k2用于提供所述第二时钟信号；
229.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
230.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
231.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一输入节点p11和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一输入节点p11的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
232.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信
号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
233.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11、第三电压端v3和第二节点p2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第三电压信号写入第二节点p2；所述第三电压端v3用于提供所述第三电压信号。
234.图8所示的栅极驱动单元的实施例与图6所示的栅极驱动单元的实施例的区别在于：所述第二节点控制子电路34与第三电压端v3电连接，用于在所述第一输入节点p11的电位的控制下，将第三电压信号写入第二节点p2。
235.如图9所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
236.所述第一储能电路31分别与第二节点p2和所述栅极驱动信号输出端o1电连接，用于根据所述栅极驱动信号输出端o1输出的栅极驱动信号，控制第二节点p2的电位；
237.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
238.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
239.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一输入节点p11和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一输入节点p11的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
240.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
241.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11、第三电压端v3和第二节点p2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第三电压信号写入第二节点p2。
242.图9所示的栅极驱动单元的实施例与图7所示的栅极驱动单元的实施例的区别在于：所述第二节点控制子电路34与第三电压端v3电连接，用于在所述第一输入节点p11的电位的控制下，将第三电压信号写入第二节点p2。
243.如图10所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
244.所述第一输入节点控制电路可以包括第一隔离节点控制子电路41和第一隔离子电路42；
245.所述第一隔离节点控制子电路41分别与时钟信号端k0、输入端i1和第一隔离节点p31电连接，用于在所述时钟信号端k0提供的时钟信号的控制下，导通或断开所述输入端i1与所述第一隔离节点p31之间的连接；
246.所述第一隔离子电路42分别与第二电压端v2、所述第一隔离节点p31和所述第一输入节点p11电连接，用于在第二电压端v2提供的第二电压信号的控制下，控制所述第一隔离节点p31与所述第一输入节点p11之间连通；
247.所述第一储能电路31分别与第二节点p2和第二时钟信号端k2电连接，用于根据第二时钟信号控制所述第二节点p2的电位；所述第二时钟信号端k2用于提供所述第二时钟信号；
248.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
249.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
250.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一隔离节点p31和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一隔离节点p31的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
251.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
252.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11和第二时钟信号端k2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第二时钟信号写入第二节点p2。
253.本发明如图10所示的栅极驱动单元的实施例与本发明如图6所示的栅极驱动单元的实施例的区别如下：所述第一输入节点控制电路包括第一隔离节点控制子电路41和第一隔离子电路42，所述第三输入节点控制子电路32与第一隔离节点p31电连接，而非与第一输入节点电连接。
254.如图11所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
255.所述第一输入节点控制电路可以包括第一隔离节点控制子电路41和第一隔离子电路42；
256.所述第一隔离节点控制子电路41分别与时钟信号端k0、输入端i1和第一隔离节点
p31电连接，用于在所述时钟信号端k0提供的时钟信号的控制下，导通或断开所述输入端i1与所述第一隔离节点p31之间的连接；
257.所述第一隔离子电路42分别与第二电压端v2、所述第一隔离节点p31和所述第一输入节点p11电连接，用于在第二电压端v2提供的第二电压信号的控制下，控制所述第一隔离节点p31与所述第一输入节点p11之间连通；
258.所述第一储能电路31分别与第二节点p2和所述栅极驱动信号输出端o1电连接，用于根据所述栅极驱动信号输出端o1输出的栅极驱动信号，控制第二节点p2的电位；
259.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
260.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
261.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一隔离节点p31和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一隔离节点p31的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
262.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
263.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11、第二时钟信号端k2和第二节点p2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第二时钟信号写入第二节点p2。
264.本发明如图11所示的栅极驱动单元的实施例与本发明如图7所示的栅极驱动单元的实施例的区别如下：所述第一输入节点控制电路包括第一隔离节点控制子电路41和第一隔离子电路42，所述第三输入节点控制子电路32与第一隔离节点p31电连接，而非与第一输入节点电连接。
265.如图12所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
266.所述第一输入节点控制电路可以包括第一隔离节点控制子电路41和第一隔离子电路42；
267.所述第一隔离节点控制子电路41分别与时钟信号端k0、输入端i1和第一隔离节点p31电连接，用于在所述时钟信号端k0提供的时钟信号的控制下，导通或断开所述输入端i1与所述第一隔离节点p31之间的连接；
268.所述第一隔离子电路42分别与第二电压端v2、所述第一隔离节点p31和所述第一输入节点p11电连接，用于在第二电压端v2提供的第二电压信号的控制下，控制所述第一隔
离节点p31与所述第一输入节点p11之间连通；
269.所述第一储能电路31分别与第二节点p2和第二时钟信号端k2电连接，用于根据第二时钟信号控制所述第二节点p2的电位；所述第二时钟信号端k2用于提供所述第二时钟信号；
270.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
271.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
272.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一隔离节点p31和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一隔离节点p31的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
273.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
274.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一输入节点p11、第三电压端v3和第二节点p2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一输入节点p11的电位的控制下，将第三电压信号写入第二节点p2；所述第三电压端v3用于提供所述第三电压信号。
275.本发明如图12所示的栅极驱动单元的实施例与本发明如图8所示的栅极驱动单元的实施例的区别如下：所述第一输入节点控制电路包括第一隔离节点控制子电路41和第一隔离子电路42，所述第三输入节点控制子电路32与第一隔离节点p31电连接，而非与第一输入节点电连接。
276.如图13所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括第一储能电路31、栅极驱动信号输出端o1、输出电路30和第二节点控制电路；
277.所述第一输入节点控制电路可以包括第一隔离节点控制子电路41和第一隔离子电路42；
278.所述第一隔离节点控制子电路41分别与时钟信号端k0、输入端i1和第一隔离节点p31电连接，用于在所述时钟信号端k0提供的时钟信号的控制下，导通或断开所述输入端i1与所述第一隔离节点p31之间的连接；
279.所述第一隔离子电路42分别与第二电压端v2、所述第一隔离节点p31和所述第一输入节点p11电连接，用于在第二电压端v2提供的第二电压信号的控制下，控制所述第一隔离节点p31与所述第一输入节点p11之间连通；
280.所述第一储能电路31分别与第二节点p2和所述栅极驱动信号输出端o1电连接，用
于根据所述栅极驱动信号输出端o1输出的栅极驱动信号，控制第二节点p2的电位；
281.所述输出电路30分别与第一节点p1、第二节点p2、栅极驱动信号输出端o1、输出电压端v0和第二时钟信号输出端k2电连接，用于在第一节点p1的电位的控制下，控制将输出电压信号写入所述栅极驱动信号输出端o1，并在第二节点p2的电位的控制下，将第二时钟信号写入所述栅极驱动信号输出端o1；所述输出电压端v0用于提供输出电压信号；
282.所述第二节点控制电路包括第三输入节点控制子电路32、第二输入节点控制子电路33和第二节点控制子电路34；
283.所述第三输入节点控制子电路32分别与第一时钟信号端k1、第二电压端v2、第一输入节点p11和第三输入节点p13电连接，用于在第一时钟信号的控制下，将第二电压信号写入所述第三输入节点p13，并用于在第一输入节点p11的电位的控制下，将第一时钟信号写入所述第三输入节点p13；所述第一时钟信号端k1用于提供所述第一时钟信号；
284.所述第二输入节点控制子电路33分别与所述第三输入节点p13、第二输入节点p12和输入时钟信号端ki电连接，用于在所述第三输入节点p13的电位的控制下将输入时钟信号写入所述第二输入节点p12，并用于根据所述第三输入节点p13的电位控制第二输入节点p12的电位；所述输入时钟信号端ki用于提供所述输入时钟信号；
285.所述第二节点控制子电路34分别与输入时钟信号端ki、第二输入节点p12、第二节点p2、第一隔离节点p31、第三电压端v3和第二节点p2电连接，用于在输入时钟信号的控制下，导通或断开所述第二输入节点p12与所述第二节点p2之间的连接，并用于在所述第一隔离节点p31的电位的控制下，将第三电压信号写入第二节点p2。
286.本发明如图13所示的栅极驱动单元的实施例与本发明如图9所示的栅极驱动单元的实施例的区别如下：所述第一输入节点控制电路包括第一隔离节点控制子电路41和第一隔离子电路42，所述第三输入节点控制子电路32与第一隔离节点p31电连接，而非与第一输入节点电连接。
287.下面通过五个具体实施例来说明本发明所述的栅极驱动单元。
288.如图14所示，在图6所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第一具体实施例中，
289.所述第一输入节点控制电路10包括第一控制晶体管t12和第二控制晶体管t1，其中，
290.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制晶体管t12的源极与所述输入端电连接；
291.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一输入节点p11电连接；
292.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；c4的第一端与输入时钟信号端ki电连接，c4的第二端与所述第一输入节点p11电连接；
293.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
294.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电
压端用于提供低电压vss；
295.所述第一节点控制电路12包括第一节点控制晶体管t11；
296.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
297.所述第一储能电路31包括第二存储电容c2；
298.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
299.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
300.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
301.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
302.所述第三输入节点控制子电路32包括第三控制晶体管t3和第四控制晶体管t2，其中，
303.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第三输入节点p13电连接；
304.t2的栅极与所述第一输入节点p11电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第三输入节点p13电连接；
305.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
306.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
307.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
308.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
309.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
310.t8的栅极与所述第一隔离节点p31电连接，t8的源极与第二时钟信号端k2电连接，t8的漏极与所述第二节点p2电连接。
311.在图14所示的第一具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
312.在图14所示的第一具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
313.本发明实施例所述的栅极驱动单元在工作时，p1的电位与c3的电容值、c4的电容值、t13的寄生电容、t4的寄生电容，以及t5的寄生电容有关，而不是直接与c4的电容值与c3的电容值的比值相关，通过增大c4的电容值，会降低p1的电位，但是p1的电位不会无限制的降低。
314.如图15所示，如图14所示的栅极驱动单元的第一具体实施例在工作时，
315.在输入阶段t1，k1提供低电压，ki提供高电压，k2提供低电压，i1提供高电压，t12和t1打开，p11的电位为高电压，t5关断；t2关断，t3打开，p13的电位为低电压，t6打开，p12的电位为高电压，t7关闭，t8关闭，t11关闭，p1的电位维持为低电压，p2的电位维持为高电压，t10打开，t9关闭，o1输出低电压；
316.在输出阶段t2，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关断，p11的电位维持为高电压，t5关闭，p13的电位被c1进一步拉低，t6打开，p12的电位为低电压，t7打开，t8关闭，t11打开，p1的电位为高电压，p2的电位为低电压，t9打开，t10关闭，o1输出高电压；
317.在复位阶段t3，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，p11的电位被拉低，t5打开，p1的电位被拉低；t10打开；并此时t8打开，并p2的电位被k2提供的第二时钟信号拉低，t9也打开，通过t9和t10同时为栅极驱动信号输出端放电，可以提升栅极驱动信号输出端的放电速度，从而实现对栅极驱动信号的完全、快速的复位；
318.在保持阶段包括的第一保持时间段t4，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，ki通过c4拉低p11的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p13的电位为高电压，t6关断，p12的电位为高电压，t7打开，p2的电位为高电压，t9关断；
319.在保持阶段包括的第二保持时间段t5，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，ki提供的输入时钟信号的电位升高，从而拉升p11的电位，t5关闭，不影响p1的电位，使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3打开，p13的电位为低电压，t6打开，p12的电位为高电压，t7关断，t8关断，p2的电位被第二时钟信号拉低，t9打开；
320.在保持阶段包括的第三保持时间段t6，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，ki通过c4拉低p11的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p13的电位为高电压，t6关断，p12的电位为高电压，t7打开，t8打开，p2的电位为高电压，t9关断；
321.在保持阶段，p1的电位可以维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响。
322.在图14所示的栅极驱动单元的第一具体实施例中，c4、t5和c3组成电荷泵结构，电荷泵是电路中一种类似水泵的结构，主要通过电容、时钟信号和二极管整流结构(在图7中，t5采用二极管连接方式)，实现对电荷的再分配，实现升压(或降压)的目的。
323.图14所示的栅极驱动单元的第一具体实施例在工作时，在i1提供的输入信号的电位为低电压，t1和t12用来初始化p11的电位，使p11的电位为vss，c4用于在输入时钟信号的下降沿进一步拉低p11电位，通过t5将低电压保存到p1，同时通过c3存储电荷，保持电位；
324.在保持阶段，当输入时钟信号的电位升高时，p11的电位被推高，t5截止，不影响p1的电位；当第一时钟信号的电位和第二时钟信号的电位为低电压时，多余的电荷通过t1和
t12放到输入端i1，后续循环以上过程。
325.在本发明实施例中，标号为k4的为第四时钟信号端提供的第四时钟信号。
326.如图16所示，在图14所示的栅极驱动电路的第一具体实施例的基础上，在本发明所述的栅极驱动电路的第二具体实施例中，所述电荷泵电路还包括开关控制子电路20；
327.所述开关控制子电路20包括开关控制晶体管t4；
328.t4的栅极与所述第一输入节点p11电连接，t4的源极与所述输入时钟信号端ki电连接，t4的漏极与第一控制节点p21电连接；
329.所述第一控制节点p21与c4的第一端电连接。
330.在图16所示的栅极驱动电路的第二具体实施例中，t4为p型薄膜晶体管，但不以此为限。
331.如图15所示，如图16所示的栅极驱动单元的第二具体实施例在工作时，
332.在输入阶段t1，k1提供低电压，ki提供高电压，k2提供低电压，i1提供高电压，t12和t1打开，p11的电位为高电压，t5和t4都关断；t2关断，t3打开，p13的电位为低电压，t6打开，p12的电位为高电压，t7关闭，t8关闭，t11关闭，p1的电位维持为低电压，p2的电位维持为高电压，t10打开，t9关闭，o1输出低电压；
333.在输出阶段t2，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关断，p11的电位维持为高电压，t4关闭，t5关闭，p13的电位被c1进一步拉低，t6打开，p12的电位为低电压，t7打开，t8关闭，t11打开，p1的电位为高电压，p2的电位为低电压，t9打开，t10关闭，o1输出高电压；
334.在复位阶段t3，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，p11的电位被拉低，t5打开，p1的电位被拉低；t10打开；并此时t8打开，并p2的电位被k2提供的第二时钟信号拉低，t9也打开，通过t9和t10同时为栅极驱动信号输出端放电，可以提升栅极驱动信号输出端的放电速度，从而实现对栅极驱动信号的完全、快速的复位；
335.在保持阶段包括的第一保持时间段t4，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，t4打开，ki通过c4拉低p11的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p13的电位为高电压，t6关断，p12的电位为高电压，t7打开，p2的电位为高电压，t9关断；
336.在保持阶段包括的第二保持时间段t5，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，t4打开，ki提供的输入时钟信号的电位升高，从而拉升p11的电位，t5关闭，不影响p1的电位，使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3打开，p13的电位为低电压，t6打开，p12的电位为高电压，t7关断，t8关断，p2的电位被第二时钟信号拉低，t9打开；
337.在保持阶段包括的第三保持时间段t6，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，t4打开，ki通过c4拉低p11的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p13的电位为高电压，t6关
断，p12的电位为高电压，t7打开，t8打开，p2的电位为高电压，t9关断；
338.在保持阶段，p1的电位可以维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响。
339.在图16所示的栅极驱动单元的第二具体实施例中，t4、c4、t5和c3组成电荷泵结构，电荷泵是电路中一种类似水泵的结构，主要通过电容、时钟信号和二极管整流结构(在图12中，t5采用二极管连接方式)，实现对电荷的再分配，实现升压(或降压)的目的。
340.图16所示的栅极驱动单元的第二具体实施例在工作时，在i1提供的输入信号的电位为低电压，t1和t12用来初始化p11的电位，使p11的电位为vss，c4用于在输入时钟信号的下降沿进一步拉低p11电位，通过t5将低电压保存到p1，同时通过c3存储电荷，保持电位；
341.在保持阶段，当输入时钟信号的电位升高时，p11的电位被推高，t5截止，不影响p1的电位；当第一时钟信号的电位和第二时钟信号的电位为低电压时，多余的电荷通过t1和t12放到输入端i1，后续循环以上过程。
342.如图17所示，在图10所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第三具体实施例中，
343.所述电荷泵电路还包括开关控制子电路20；所述开关控制子电路20包括开关控制晶体管t4；
344.所述第一隔离节点控制子电路41包括第一控制晶体管t12和第二控制晶体管t1，其中，
345.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制晶体管t12的源极与所述输入端电连接；
346.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一隔离节点p31电连接；
347.所述第一隔离子电路42包括第一隔离晶体管t13；
348.t13的栅极与低电压端电连接，t13的源极与第一隔离节点p31电连接，t13的漏极与所述第一输入节点p11电连接；所述低电压端用于提供低电压vss；
349.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
350.t4的栅极与所述第一输入节点p11电连接，t4的源极与所述输入时钟信号端ki电连接，t4的漏极与第一控制节点p21电连接；
351.所述第一控制节点p21与c4的第一端电连接，c4的第二端与所述第一输入节点p11电连接；t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
352.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
353.所述第一节点控制电路12包括第一节点控制晶体管t11；
354.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
355.所述第一储能电路31包括第二存储电容c2；
356.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
357.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
358.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
359.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
360.所述第三输入节点控制子电路包括第三隔离节点控制子电路321和第二隔离子电路40；所述第三隔离节点控制子电路321包括第三控制晶体管t3和第四控制晶体管t2；所述第二隔离子电路40包括第二隔离晶体管t14，其中，
361.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第二隔离节点p32电连接；
362.t2的栅极与所述第一隔离节点p31电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第二隔离节点p32电连接；
363.t14的栅极与低电压端电连接，t14的源极与所述第二隔离节点p32电连接，t14的漏极与所述第三输入节点p13电连接；
364.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
365.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
366.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
367.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
368.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
369.t8的栅极与所述第一隔离节点p31电连接，t8的源极与第二时钟信号端k2电连接，t8的漏极与所述第二节点p2电连接。
370.在图17所示的第三具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
371.在图17所示的第三具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
372.在图17所示的第三具体实施例中，t7可以防止对第三输入节点p13的漏电，并隔离c1对第二节点p2的影响，增强第二时钟信号端k2提供的第二时钟信号对第二节点p2的耦合作用，使得当第二时钟信号的电位降低时，第二节点p2的电位可以更低，从而加快第二输出晶体管t9对栅极驱动信号输出端o1的放电速度。
373.图17所示的栅极驱动单元的第三具体实施例与图14所示的栅极驱动单元的第一具体实施例的区别在于：增加了第一隔离晶体管t13和第二隔离晶体管t14；
374.t13以降低p11漏电，t14可以降低p13漏电，使得栅极驱动信号输出的响应速度更
快。
375.如图18所示，本发明图17所示的栅极驱动单元的第三具体实施例在工作时，
376.在输入阶段t1，k1提供低电压，ki提供高电压，k2提供低电压，i1提供高电压，t12和t1打开，t13打开，p11的电位为高电压，p31的电位为高电压，t5和t4都关断；t2关断，t3打开，t14打开，p32的电位为低电压，p13的电位为低电压，t6打开，p12的电位为高电压，t7关闭，t8关闭，t11关闭，p1的电位维持为低电压，p2的电位维持为高电压，t10打开，t9关闭，o1输出低电压；
377.在输出阶段t2，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关断，p11的电位维持为高电压，t13打开，p31的电位为高电压；t4关闭，t5关闭，p32的电位维持为低电压，t14由打开变为关闭，p13的电位被c1进一步拉低，t6打开，p12的电位为低电压，t7打开，t8关闭，t11打开，p1的电位为高电压，p2的电位为低电压，t9打开，t10关闭，o1输出高电压；
378.在复位阶段t3，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，p11的电位被拉低，t13打开，p31的电位被拉低，t5打开，p1的电位被拉低；t10打开；t3打开，p32的电位为低电压，t14打开，p13的电位和p12的电位被拉高，t7关断；并此时t8打开，并p2的电位被k2提供的第二时钟信号拉低，t9也打开，通过t9和t10同时为栅极驱动信号输出端放电，可以提升栅极驱动信号输出端的放电速度，从而实现对栅极驱动信号的完全、快速的复位；
379.在保持阶段包括的第一保持时间段t4，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，p11的电位维持为低电压，t13由打开变为关闭，t4打开，ki通过c4拉低p31的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p32的电位为高电压，t14打开，p13的电位为高电压，p12的电位为高电压，t7打开，t8打开，p2的电位为高电压，t9关断；
380.在保持阶段包括的第二保持时间段t5，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，p11的电位为低电压，t13打开，t4由打开变为关闭，ki提供的输入时钟信号的电位升高，从而拉升p31的电位，t5关闭，不影响p1的电位，使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3打开，p32的电位为低电压，t2关断，t14打开，p13的电位为低电压，t6打开，p12的电位为高电压，t7关断，t8关断，p2的电位被第二时钟信号拉低，t9打开；
381.在保持阶段包括的第三保持时间段t6，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，p11的电位维持为低电压，t4打开，ki通过c4拉低p31的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p32的电位为高电压，t14打开，p13的电位为高电压，t6关闭，p12的电位为高电压，t7打开，t8打开，p2的电位为高电压，t9关断；
382.在所述第三保持时间段t6，t13由打开变为关闭；
383.在保持阶段，p1的电位可以维持为低于vss vth，vth为t10的阈值电压，使得t10开
启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响。
384.在图17所示的栅极驱动单元的第三具体实施例中，t4、c4、t5和c3组成电荷泵结构，电荷泵是电路中一种类似水泵的结构，主要通过电容、时钟信号和二极管整流结构(在图17中，t5采用二极管连接方式)，实现对电荷的再分配，实现升压(或降压)的目的。
385.如图19所示，本发明所述的栅极驱动单元的第四具体实施例，与本发明所述的栅极驱动单元的第三具体实施例的区别在于：
386.c2的第一端与第二节点p2电连接，c2的第二端与所述栅极驱动信号输出端o1电连接。
387.在图19所示的第四具体实施例中，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
388.图19所示的栅极驱动单元的第四具体实施例与所述栅极驱动单元的第三具体实施例的区别在于：c2的第二端与栅极驱动信号输出端o1电连接，减少了第二时钟信号端的电容负载，有利于降低功耗。
389.图19所示的栅极驱动单元的第四具体实施例的工作时序图如图18所示。
390.如图20所示，在图12所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第五具体实施例中，所述电荷泵电路还包括开关控制子电路20；所述开关控制子电路20包括开关控制晶体管t4；
391.所述第一隔离节点控制子电路41包括第一控制晶体管t12和第二控制晶体管t1，其中，
392.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制晶体管t12的源极与所述输入端电连接；
393.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一隔离节点p31电连接；
394.所述第一隔离子电路42包括第一隔离晶体管t13；
395.所述第一隔离晶体管t13的电极与低电压端电连接，所述第一隔离晶体管t13的源极与所述第一隔离节点p31电连接，所述第一隔离晶体管t13的漏极与所述第一输入节点p11电连接；所述低电压端用于提供低电压vss；
396.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
397.t4的栅极与第一输入节点p11电连接，t4的源极与输入时钟信号端ki电连接，t4的漏极与c4的第一端电连接；c4的第二端与所述第一输入节点p11电连接；c4的第一端与第一控制节点p21电连接；
398.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
399.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
400.所述第一节点控制电路12包括第一节点控制晶体管t11；
401.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的
漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
402.所述第一储能电路31包括第二存储电容c2；
403.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
404.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
405.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
406.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
407.所述第三输入节点控制子电路包括第三隔离节点控制子电路321和第二隔离子电路40；所述第三隔离节点控制子电路321包括第三控制晶体管t3和第四控制晶体管t2；所述第二隔离子电路40包括第二隔离晶体管t14，其中，
408.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第二隔离节点p32电连接；
409.t2的栅极与所述第一隔离节点p31电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第二隔离节点p32电连接；
410.t14的栅极与低电压端电连接，t14的源极与所述第二隔离节点p32电连接，t14的漏极与所述第三输入节点p13电连接；所述低电压端用于提供低电压vss；
411.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
412.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
413.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
414.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
415.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
416.t8的栅极与所述第一隔离节点p31电连接，t8的源极与高电压端电连接，t8的漏极与所述第二节点p2电连接；所述高电压端用于提供高电压vdd。
417.在图20所示的第五具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
418.在图20所示的第五具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
419.图20所示的栅极驱动单元的第五具体实施例与图17所示的栅极驱动单元的第三具体实施例的区别在于：t8的源极与高电压端(所述高电压端用于提供高电压vdd)电连接，减少了第二时钟信号端的负载，不用反复的对p2充放电，有利于进一步降低负载。
420.如图21所示，图20所示的栅极驱动单元的第五具体实施例在工作时，
421.在输入阶段t1，k1提供低电压，ki提供高电压，k2提供低电压，i1提供高电压，t12
和t1打开，t13打开，p11的电位为高电压，p31的电位为高电压，t5和t4都关断；t2关断，t3打开，t14打开，p32的电位为低电压，p13的电位为低电压，t6打开，p12的电位为高电压，t7关闭，t8关闭，t11关闭，p1的电位维持为低电压，p2的电位维持为高电压，t10打开，t9关闭，o1输出低电压；
422.在输出阶段t2，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关断，p11的电位维持为高电压，t13打开，p31的电位为高电压；t4关闭，t5关闭，p32的电位维持为低电压，t14打开，p13的电位被c1进一步拉低，t6打开，p12的电位为低电压，t7打开，t8关闭，t11打开，p1的电位为高电压，p2的电位为低电压，t9打开，t10关闭，o1输出高电压；
423.在复位阶段t3，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，p11的电位被拉低，t13打开，p31的电位被拉低，t5打开，p1的电位被拉低；t10打开；t3打开，p32的电位为低电压，t14打开，p13的电位和p12的电位被拉高，t7关断；并此时t8打开，并p2的电位为高电压，t9也打开，通过t9和t10同时为栅极驱动信号输出端放电，可以提升栅极驱动信号输出端的放电速度，从而实现对栅极驱动信号的完全、快速的复位；
424.在保持阶段包括的第一保持时间段t4，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，p11的电位维持为低电压，t13打开，t4打开，ki通过c4拉低p31的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p32的电位为高电压，t14打开，p13的电位为高电压，p12的电位为高电压，t7打开，t8打开，p2的电位为高电压，t9关断；
425.在保持阶段包括的第二保持时间段t5，k1提供低电压，ki提供高电压，k2提供低电压，i1提供低电压，t12和t1都打开，p11的电位为低电压，t13打开，t4打开，ki提供的输入时钟信号的电位升高，从而拉升p31的电位，t5关闭，不影响p1的电位，使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3打开，p32的电位为低电压，t2关断，t14打开，p13的电位为低电压，t6打开，p12的电位为高电压，t7关断，t8打开，p2的电位为高电压，t9关断；
426.在保持阶段包括的第三保持时间段t6，k1提供高电压，ki提供低电压，k2提供高电压，i1提供低电压，t12和t1都关闭，p11的电位维持为低电压，t4打开，ki通过c4拉低p31的电位，t5打开，进而使得p1的电位维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响；t3关断，t2打开，p32的电位为高电压，t14打开，p13的电位为高电压，t6关闭，p12的电位为高电压，t7打开，t8打开，p2的电位为高电压，t9关断；
427.在保持阶段，p1的电位可以维持为低于vss vth，vth为t10的阈值电压，使得t10开启，进而使得o1输出的栅极驱动信号的电位维持为vss，不受噪声干扰影响。
428.如图22所示，在图12所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第六具体实施例中，
429.所述第一隔离节点控制子电路41包括第一控制晶体管t12和第二控制晶体管t1，其中，
430.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制
晶体管t12的源极与所述输入端电连接；
431.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一隔离节点p31电连接；
432.所述第一隔离子电路42包括第一隔离晶体管t13；
433.所述第一隔离晶体管t13的电极与低电压端电连接，所述第一隔离晶体管t13的源极与所述第一隔离节点p31电连接，所述第一隔离晶体管t13的漏极与所述第一输入节点p11电连接；所述低电压端用于提供低电压vss；
434.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
435.c4的第一端与输入时钟信号ki电连接，c4的第二端与所述第一输入节点p11电连接；
436.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
437.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
438.所述第一节点控制电路12包括第一节点控制晶体管t11；
439.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
440.所述第一储能电路31包括第二存储电容c2；
441.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
442.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
443.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
444.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
445.所述第三输入节点控制子电路包括第三隔离节点控制子电路321和第二隔离子电路40；所述第三隔离节点控制子电路321包括第三控制晶体管t3和第四控制晶体管t2；所述第二隔离子电路40包括第二隔离晶体管t14，其中，
446.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第二隔离节点p32电连接；
447.t2的栅极与所述第一隔离节点p31电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第二隔离节点p32电连接；
448.t14的栅极与低电压端电连接，t14的源极与所述第二隔离节点p32电连接，t14的漏极与所述第三输入节点p13电连接；
449.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
450.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述
第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
451.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
452.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
453.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
454.t8的栅极与所述第一隔离节点p31电连接，t8的源极与高电压端电连接，t8的漏极与所述第二节点p2电连接；所述高电压端用于提供高电压vdd。
455.在图22所示的第六具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
456.在图22所示的第六具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
457.本发明所述的栅极驱动单元的第六具体实施例与本发明所述的栅极驱动单元的第五具体实施例的区别如下：所述电荷泵电路不包含开关控制子电路。
458.如图23所示，在图8所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第七具体实施例中，所述电荷泵电路还包括开关控制子电路20；所述开关控制子电路20包括开关控制晶体管t4；所述第一输入节点控制电路10包括第一控制晶体管t12和第二控制晶体管t1，其中，
459.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制晶体管t12的源极与所述输入端电连接；
460.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一输入节点p11电连接；所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
461.t4的栅极与第一输入节点p11电连接，t4的源极与输入时钟信号端ki电连接，t4的漏极与c4的第一端电连接；c4的第二端与所述第一输入节点p11电连接；c4的第一端与第一控制节点p21电连接；
462.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
463.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
464.所述第一节点控制电路12包括第一节点控制晶体管t11；
465.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
466.所述第一储能电路31包括第二存储电容c2；
467.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
468.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
469.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管
t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
470.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
471.所述第三输入节点控制子电路32包括第三控制晶体管t3和第四控制晶体管t2，其中，
472.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第三输入节点p13电连接；
473.t2的栅极与所述第一输入节点p11电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第三输入节点p13电连接；所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
474.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
475.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
476.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
477.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
478.t8的栅极与所述第一隔离节点p31电连接，t8的源极与高电压端电连接，t8的漏极与所述第二节点p2电连接；所述高电压端用于提供高电压vdd。
479.在图23所示的第七具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
480.在图23所示的第七具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
481.本发明所述的栅极驱动单元的第七具体实施例与本发明所述的栅极驱动单元的第未具体实施例的区别如下：所述栅极驱动单元不包含第一隔离晶体管和第二隔离晶体管。
482.如图24所示，在图12所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第八具体实施例中，所述电荷泵电路还包括开关控制子电路20；所述开关控制子电路20包括开关控制晶体管t4；
483.所述第一隔离节点控制子电路41包括第一控制晶体管t12，其中，
484.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制晶体管t12的源极与所述输入端电连接；
485.所述第一隔离子电路42包括第一隔离晶体管t13；
486.所述第一隔离晶体管t13的电极与低电压端电连接，所述第一隔离晶体管t13的源极与所述第一隔离节点p31电连接，所述第一隔离晶体管t13的漏极与所述第一输入节点p11电连接；所述低电压端用于提供低电压vss；
487.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
488.t4的栅极与第一输入节点p11电连接，t4的源极与输入时钟信号端ki电连接，t4的漏极与c4的第一端电连接；c4的第二端与所述第一输入节点p11电连接；c4的第一端与第一控制节点p21电连接；
489.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
490.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
491.所述第一节点控制电路12包括第一节点控制晶体管t11；
492.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
493.所述第一储能电路31包括第二存储电容c2；
494.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
495.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
496.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
497.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
498.所述第三输入节点控制子电路包括第三隔离节点控制子电路321和第二隔离子电路40；所述第三隔离节点控制子电路321包括第三控制晶体管t3和第四控制晶体管t2；所述第二隔离子电路40包括第二隔离晶体管t14，其中，
499.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第二隔离节点p32电连接；
500.t2的栅极与所述第一隔离节点p31电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第二隔离节点p32电连接；
501.t14的栅极与低电压端电连接，t14的源极与所述第二隔离节点p32电连接，t14的漏极与所述第三输入节点p13电连接；所述低电压端用于提供低电压vss；
502.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
503.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
504.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
505.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
506.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
507.t8的栅极与所述第一隔离节点p31电连接，t8的源极与高电压端电连接，t8的漏极
与所述第二节点p2电连接；所述高电压端用于提供高电压vdd。
508.在图24所示的第八具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
509.在图24所示的第八具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
510.本发明所述的栅极驱动单元的第八具体实施例与本发明所述的栅极驱动单元的第五具体实施例的区别如下：所述第一隔离节点控制子电路41仅包括第一控制晶体管t12，所述第一隔离节点控制子电路41不包括第二控制晶体管t1，前提是第二时钟信号的上升沿不早于i1提供的输入信号的下降沿。
511.如图25所示，在图12所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第九具体实施例中，所述电荷泵电路还包括开关控制子电路20；所述开关控制子电路20包括开关控制晶体管t4；
512.所述第一隔离节点控制子电路41包括第二控制晶体管t1，其中，
513.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一输入节点p11电连接；
514.所述第一隔离子电路42包括第一隔离晶体管t13；
515.所述第一隔离晶体管t13的电极与低电压端电连接，所述第一隔离晶体管t13的源极与所述第一隔离节点p31电连接，所述第一隔离晶体管t13的漏极与所述第一输入节点p11电连接；所述低电压端用于提供低电压vss；
516.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
517.t4的栅极与第一输入节点p11电连接，t4的源极与输入时钟信号端ki电连接，t4的漏极与c4的第一端电连接；c4的第二端与所述第一输入节点p11电连接；c4的第一端与第一控制节点p21电连接；
518.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
519.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
520.所述第一节点控制电路12包括第一节点控制晶体管t11；
521.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
522.所述第一储能电路31包括第二存储电容c2；
523.c2的第一端与第二节点p2电连接，c2的第二端与第二时钟信号输出端k2电连接；
524.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
525.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
526.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
527.所述第三输入节点控制子电路包括第三隔离节点控制子电路321和第二隔离子电路40；所述第三隔离节点控制子电路321包括第三控制晶体管t3和第四控制晶体管t2；所述第二隔离子电路40包括第二隔离晶体管t14，其中，
528.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第二隔离节点p32电连接；
529.t2的栅极与所述第一隔离节点p31电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第二隔离节点p32电连接；
530.t14的栅极与低电压端电连接，t14的源极与所述第二隔离节点p32电连接，t14的漏极与所述第三输入节点p13电连接；所述低电压端用于提供低电压vss；
531.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
532.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
533.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
534.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
535.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
536.t8的栅极与所述第一隔离节点p31电连接，t8的源极与高电压端电连接，t8的漏极与所述第二节点p2电连接；所述高电压端用于提供高电压vdd。
537.在图25所示的第九具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
538.在图25所示的第九具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
539.本发明所述的栅极驱动单元的第九具体实施例与本发明所述的栅极驱动单元的第五具体实施例的区别如下：所述第一隔离节点控制子电路41仅包括第二控制晶体管t1，所述第一隔离节点控制子电路41不包括第一控制晶体管t12，前提是第一时钟信号的上升沿不早于i1提供的输入信号的下降沿。
540.如图26所示，在图13所示的栅极驱动单元的实施例的基础上，在本发明所述的栅极驱动单元的第十具体实施例中，
541.所述电荷泵电路还包括开关控制子电路20；所述开关控制子电路20包括开关控制晶体管t4；
542.所述第一隔离节点控制子电路41包括第一控制晶体管t12和第二控制晶体管t1，其中，
543.所述第一控制晶体管t12的栅极与所述第二时钟信号端k2电连接，所述第一控制晶体管t12的源极与所述输入端电连接；
544.所述第二控制晶体管t1的栅极与所述第一时钟信号端k1电连接，所述第二控制晶体管t1的源极与所述第一控制晶体管t12的漏极电连接，所述第二控制晶体管t1的漏极与所述第一隔离节点p31电连接；
545.所述第一隔离子电路42包括第一隔离晶体管t13；
546.所述第一隔离晶体管t13的电极与低电压端电连接，所述第一隔离晶体管t13的源极与所述第一隔离节点p31电连接，所述第一隔离晶体管t13的漏极与所述第一输入节点p11电连接；所述低电压端用于提供低电压vss；
547.所述输入储能子电路21包括输入电容c4，所述通断控制子电路22包括通断控制晶体管t5，所述第一储能子电路23包括第一存储电容c3；
548.t4的栅极与第一输入节点p11电连接，t4的源极与输入时钟信号端ki电连接，t4的漏极与c4的第一端电连接；c4的第二端与所述第一输入节点p11电连接；c4的第一端与第一控制节点p21电连接；
549.t5的栅极与t5的源极都与所述第一输入节点p11电连接，t5的漏极与所述第一节点p1电连接；
550.c3的第一端与所述第一节点p1电连接，c3的第二端与低电压端电连接；所述低电压端用于提供低电压vss；
551.所述第一节点控制电路12包括第一节点控制晶体管t11；
552.t11的栅极与所述第二输入节点p12电连接，t11的源极与高电压端电连接，t11的漏极与所述第一节点p1电连接；所述高电压端用于提供高电压vdd；
553.所述第一储能电路31包括第二存储电容c2；
554.c2的第一端与第二节点p2电连接，c2的第二端与栅极驱动信号输出端o1电连接；
555.所述输出电路30包括第一输出晶体管t10和第二输出晶体管t9；
556.所述第一输出晶体管t10的栅极与所述第一节点p1电连接，所述第一输出晶体管t10的源极与所述低电压端电连接，所述第一输出晶体管t10的漏极与所述栅极驱动信号输出端o1电连接；
557.所述第二输出晶体管t9的栅极与所述第二节点p2电连接，所述第二输出晶体管t9的源极与所述栅极驱动信号输出端o1电连接，所述第二输出晶体管t9的第二极与所述第二时钟信号端k2电连接；
558.所述第三输入节点控制子电路包括第三隔离节点控制子电路321和第二隔离子电路40；所述第三隔离节点控制子电路321包括第三控制晶体管t3和第四控制晶体管t2；所述第二隔离子电路40包括第二隔离晶体管t14，其中，
559.t3的栅极与第一时钟信号端k1电连接，t3的源极与所述低电压端电连接，t3的漏极与第二隔离节点p32电连接；
560.t2的栅极与所述第一隔离节点p31电连接，t2的源极与所述第一时钟信号端k1电连接，t2的漏极与所述第二隔离节点p32电连接；
561.t14的栅极与低电压端电连接，t14的源极与所述第二隔离节点p32电连接，t14的漏极与所述第三输入节点p13电连接；所述低电压端用于提供低电压vss；
562.所述第二输入节点控制子电路33包括第五控制晶体管t6和第一电容c1；
563.t6的栅极与所述第三输入节点p13电连接，所述第八控制晶体管t6的源极与所述
第二输入节点p12电连接，所述第八控制晶体管t6的漏极与输入时钟信号端ki电连接；
564.所述第一电容c1的第一端与所述第三输入节点p13电连接，所述第一电容c1的第二端与所述第二输入节点p12电连接；
565.所述第二节点控制子电路34包括第六控制晶体管t7和第七控制晶体管t8；
566.t7的栅极与输入时钟信号端ki电连接，t7的源极与所述第二输入节点p12电连接，t7的漏极与所述第二节点p2电连接；
567.t8的栅极与所述第一隔离节点p31电连接，t8的源极与高电压端电连接，t8的漏极与所述第二节点p2电连接；所述高电压端用于提供高电压vdd。
568.在图26所示的第十具体实施例中，c4的电容值与c1的电容值的比值可以大于或等于1而小于或等于10，但不以此为限。
569.在图26所示的第十具体实施例中，所有的晶体管都为p型薄膜晶体管，第一电压信号为负电压信号，第二电压端为低电压端，第三电压端为高电压端，输出电压端为低电压端，但不以此为限。
570.图26所示的栅极驱动单元的第十具体实施例与图20所示的栅极驱动单元的第五具体实施例的区别在于：c2的第二端与栅极驱动信号输出端电连接，减少了第二时钟信号端的电容负载，有利于降低功耗。
571.图26所示的栅极驱动单元的第十具体实施例的工作时序图可以如图21所示。
572.本发明实施例所述的驱动方法，应用于上述的栅极驱动单元，所述驱动方法包括：
573.第一输入节点控制电路在时钟信号端提供的时钟信号的控制下，导通或断开输入端与第一输入节点之间的连接；
574.当所述第一输入节点的电压信号为第一电压信号时，电荷泵电路在输入时钟信号端提供的输入时钟信号的控制下，控制将所述第一输入节点的电压信号转换为所述第一节点的电压信号，且使得所述第一节点的电压信号的极性与所述第一输入节点的电压信号的极性相同，所述第一节点的电压信号的电压值的绝对值大于所述第一输入节点的电压信号的电压值的绝对值。
575.在本发明实施例所述的驱动方法中，所述栅极驱动单元能够在保持阶段充分拉低或升高第一节点的电位，使得在保持阶段，由第一节点控制的第一输出晶体管保持开启，进而使得在保持阶段，能够使得输出的栅极驱动信号的电位不受噪声干扰的影响。
576.本发明实施例所述的栅极驱动电路包括上述的栅极驱动单元。
577.本发明实施例所述的显示装置包括上述的栅极驱动电路。
578.本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
579.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。