半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序地沉积材料的绝缘或介电层、导电层和半导体层并使用光刻术对各个材料层进行图案化以在其上形成电路组件和元件来制造半导体器件。
3.半导体工业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸减小，出现了应解决的附加问题。


技术实现要素：

4.本技术的一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成第一栅电极；在所述第一栅电极上方形成第一栅极介电层；在所述第一栅极介电层上方沉积半导体层；在所述第一栅极介电层和所述半导体层上方形成源极/漏极区，所述源极/漏极区与所述半导体层的端部重叠；在所述半导体层和所述源极/漏极区上方形成第二栅极介电层；以及在所述第二栅极介电层上方形成第二栅电极。
5.本技术的另一些实施例提供了一种半导体器件，包括：第一栅电极，位于衬底上方；第一高k栅极介电层，位于所述第一栅电极上方；过渡金属二硫属化物层，位于所述第一高k栅极介电层上方；源极/漏极区，位于所述第一高k栅极介电层和所述过渡金属二硫属化物层上方，所述源极/漏极区与所述过渡金属二硫属化物层的端部重叠；第二高k栅极介电层，位于所述过渡金属二硫属化物层和所述源极/漏极区上方；以及第二栅电极，位于所述第二高k栅极介电层上方。
6.本技术的又一些实施例提供了一种半导体器件，包括：介电层；第一栅电极，位于所述介电层上方；第一栅极介电层，位于所述第一栅电极的顶面和侧壁上方并接触所述第一栅电极的所述顶面和所述侧壁；二维半导体材料，位于所述第一栅极介电层的顶面和侧壁上方并接触所述第一栅极介电层的所述顶面和所述侧壁；源极区，位于所述二维半导体材料的第一端部上方并接触所述二维半导体材料的所述第一端部，并进一步接触所述第一栅极介电层；漏极区，位于所述二维半导体材料的第二端部上方并接触所述二维半导体材料的所述第二端部，并进一步接触所述第一栅极介电层，所述第二端部是与所述第一端部相对的端部；第二栅极介电层，位于所述二维半导体材料的顶面、所述源极区和所述漏极区上方并接触所述二维半导体材料的所述顶面、所述源极区和所述漏极区；第二栅电极，位于所述第二栅极介电层上方；以及源极/漏极接触件，延伸穿过所述第二栅极介电层并接触所述源极区和所述漏极区。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a和图1b示出根据一些实施例的形成双栅极晶体管器件的中间阶段的截面图和包括双栅极晶体管器件的电路的示意图。
9.图2a和图2b示出根据一些实施例的图1a和图1b中的双栅极晶体管器件的nand和nor逻辑功能的输入和输出的真值表和示例性电压波形。
10.图3a和图3b示出根据一些实施例的形成三栅极晶体管器件的中间阶段的截面图和包括三栅极晶体管器件的电路的示意图。
11.图4a和图4b示出根据一些实施例的图3a和图3b中的三栅极晶体管器件的nand和nor逻辑功能的输入和输出的真值表和示例性电压波形。
12.图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a和图18b示出根据一些实施例的使用二维材料形成双栅极晶体管器件的中间阶段的平面图和截面图。
13.图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a和图23b示出根据一些实施例的使用二维材料形成三栅极晶体管器件的中间阶段的平面图和截面图。
具体实施方式
14.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
15.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
16.在具体阐述所示实施例之前，将概括阐述本公开实施例的某些有利特征和方面。一般来说，本发明是器件及其形成方法，以在单个器件中提供具有二维(2-d)材料超薄体晶体管和逻辑门功能的器件。器件设计可在单个多栅极晶体管中实现可切换的nand和nor逻辑计算。2-d材料层可以是过渡金属二硫属化物(tmd)材料层。所公开的实施例简化了逻辑门布局和面积效率，而且还将nand和nor逻辑功能组合在单个器件中。
17.例如，在一些实施例中，具有2-d材料层沟道的双栅极晶体管器件可用作nand或nor逻辑器件，当在nand与nor逻辑功能之间切换时执行电压重新匹配操作。在一些实施例
中，具有2-d材料层沟道的三栅极晶体管器件可用作nand或nor逻辑器件，其具有在nand和nor逻辑功能之间进行选择的器件的输入。
18.本文讨论的实施例将提供实例，以使得能够进行或使用本发明的主题，并且本领域技术人员将容易理解可进行同时保持在不同实施例的预期范围内的修改。贯穿各个视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可被讨论为以特定顺序执行，但其他方法实施例可以任何逻辑顺序执行。
19.图1a和图1b示出形成双栅极晶体管器件的中间阶段的截面图和包括双栅极晶体管器件的电路的示意图。在图1a中，示出处于形成中间阶段的双栅极晶体管器件130。双栅极晶体管器件130包括沟道层110，在沟道层110的相对侧具有顶栅电极118和底栅电极104，使得沟道层110位于栅电极118与104之间。顶栅电极118通过顶栅极介电层116与沟道层110分离，而底栅电极104通过底栅极介电层108与沟道层110分离。源极/漏极区112a和112b形成在沟道层110的相对端上，其中，源极/漏极区112a和112b中的每一个都与沟道层110的相应端重叠。栅电极118和104、源极/漏极区112a和112b、栅极介电层116和108以及沟道层110都形成在衬底100上方。在一些实施例中，介电层102形成在衬底100上并将结构与衬底100分开。
20.顶栅电极118和底栅电极104均控制电流是否在沟道层110中的源极/漏极区112a与112b之间流动。例如，在一些实施例中，为了使电流流过源极/漏极区112a与112b之间的沟道层110，顶栅电极118和底栅电极104两者必须施加有高(“1”)输入电压。换句话说，对于被认为处于“导通”状态的双栅极晶体管器件130，顶栅电极118和底栅电极104两者必须施加有高(“1”)输入电压。因此，在这些实施例中，如果只有一个栅极具有高输入电压，则没有电流流过源极/漏极区112a与112b之间的沟道层110(或非常小的量的电流流过，使得晶体管将被视为处于“截止”状态)。
21.图1b示出包括双栅极晶体管器件130的电路的示意图。如图1b所示，器件130和负载rs耦合在电源电压v
dd
与低电压(诸如接地)之间。在一些实施例中，源极/漏极区112a连接至输出节点v
out
，而源极/漏极区112b连接至低电压节点，诸如接地。如上所述，顶栅电极118和底栅电极104控制电流流过双栅极晶体管器件130，因此顶栅电极118和底栅电极104两者控制输出v
out
。
22.图2a和图2b示出图1a和图1b中的双栅极晶体管器件的nand和nor逻辑功能的输入和输出的真值表和示例性电压波形。
23.在图2a中，真值表示出双栅极晶体管器件130的逻辑功能的输入是顶栅极(v
tg
)和底栅极(v
bg
)，而输出是源极/漏极区112a(v
out
)(参见例如图1b)。图2b示出nand和nor配置中双栅极晶体管器件130的输入和输出的实例电压波形。
24.在所示的nand配置的实例中，vdd为2v，并且对于低(“0”)输入，向输入v
tg
和v
bg
施加0v，或对于高(“1”)输入，施加1v。如果v
tg
和v
bg
都具有高输入(例如，1v)，则输出v
out
被拉至低于输出阈值v
dd
/2，以表示“0”输出。在nand配置的所有其他情况下，输出v
out
高于输出阈值v
dd
/2，以表示“1”输出。
25.在所示的nor配置的实例中，vdd为2v，对于低(“0”)输入，向输入v
tg
施加0.5v，或对于高(“1”)输入，施加2v，以及对于低(“0”)输入，向输入v
bg
施加
–
0.5v，或对于高(“1”)输入，施加2.5v。
26.请注意，nor配置的电压输入与nand配置不同，使得双栅极晶体管器件130在两种不同配置之间切换时需要电压重新匹配步骤。对于nor配置，如果v
tg
和v
bg
都具有低输入(例如，分别为0.5v和至
–
0.5v)，则输出v
out
高于输出阈值v
dd
/2，以表示“1”输出。在nor配置的所有其他情况下，输出v
out
低于输出阈值v
dd
/2，以表示“0”输出。
27.尽管图2b中示出特定电压，但本发明不限于用于nand和nor逻辑配置的这些特定电压。例如，可使用其他电压电平v
dd
以及输入v
tg
和v
bg
。
28.图3a和图3b示出形成三栅极晶体管器件140的中间阶段的截面图和包括三栅极mosfet器件140的示意图。除了三栅极晶体管器件140具有两个底栅电极104a和104b之外，三栅极晶体管器件140类似于图1a和图1b中的双栅极晶体管器件130。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
29.如图3a所示，底栅电极104a靠近源极/漏极区112a，并且底栅电极靠近源极/漏极区112b，而顶栅电极118跨越源极/漏极区112a与112b之间的整个区域，因此靠近源极/漏极区112a和112b两者。
30.顶栅电极118和底栅电极104a和104b各自具有控制电流是否在沟道层110中的源极/漏极区112a和112b之间流动的部分。例如，在一些实施例中，为了使电流流过源极/漏极区112a与112b之间的沟道层110，三个顶栅电极和底栅电极118、104a和104b中的至少两个必须施加有高(“1”)输入电压。换句话说，对于被认为处于“导通”状态的三栅极晶体管器件140，三个顶栅电极和底栅电极118、104a和104b中的至少两个必须施加有高(“1”)输入。因此，在这些实施例中，如果只有一个栅极具有高输入电压，则没有电流流过源极/漏极区112a与112b之间的沟道层110(或非常小的量的电流流过，使得晶体管将被视为处于“截止”状态)。
31.图3b示出包括三栅极晶体管器件140的电路的示意图。如图3b所示，器件140和负载rs耦合在电源电压v
dd
与低电压(诸如接地)之间。在一些实施例中，源极/漏极区112a连接至输出节点v
out
，而源极/漏极区112b连接至低电压节点，诸如接地。如上所述，顶栅电极和底栅电极118、104a和104b控制流过三栅极晶体管器件140的电流，并且因此，顶栅电极和底栅电极118、104a和104b中的每一个都参与控制输出v
out
。
32.图4a和图4b示出图3a和图3b中的三栅极晶体管器件140的nand和nor逻辑功能的输入和输出的真值表和示例性电压波形。
33.在图4a中，真值表示出三栅极晶体管器件140的逻辑功能的输入是顶栅极(v
tg
)、底栅电极104a(v
bd
)和底栅电极104b(v
bs
)，并且输出是源极/漏极区112a(v
out
)(参见例如图3b)。图4b示出nand和nor配置中三栅极晶体管器件140的输入和输出的示例电压波形。
34.在所示实例中，vdd为2v，对于低(“0”)输入，向输入v
bd
和v
bs
施加
–
0.5v，或对于高(“1”)输入，施加2v，以及对于低(“0”)输入，向输入v
tg
施加0.75v，或对于高(“1”)输入，施加2v。在所示实例中，输入v
tg
选择三栅极晶体管器件140是处于nand配置还是处于nor配置。例如，如果v
tg
具有低电压输入(例如，0.75v)，则器件140处于nand配置，并且如果v
tg
具有高电压输入(例如，2v)，则器件140处于nor配置。与双栅极晶体管器件130不同，当在nand配置与nor配置之间切换时，三栅极晶体管器件140不需要电压重新匹配过程。
35.在nand配置中，如果v
tg
具有低输入(例如，0.75v)并且如果v
bs
和v
bd
具有高输入(例如，2v)，则输出v
out
被拉至低于输出阈值v
dd
/2，以表示“0”输出。在nand配置的所有其他情况
下，输出v
out
高于输出阈值v
dd
/2，以表示“1”输出。
36.在nor配置中，如果v
tg
具有高输入(例如，2v)并且如果v
bs
和v
bd
都具有低输入(例如，
–
0.5v)，则输出v
out
高于输出阈值v
dd
/2，以表示“10”输出。在nor配置的所有其他情况下，输出v
out
低于输出阈值v
dd
/2，以表示“0”输出。
37.尽管图4b中示出特定电压，但本发明不限于用于nand和nor逻辑配置的这些特定电压。例如，可使用其他电压电平的v
dd
以及输入v
tg
、v
bs
和v
bd
。
38.图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a和图18b示出根据一些实施例的使用二维材料形成双栅极晶体管器件的中间阶段的平面图和截面图。这些图编号后跟字符“a”或“b”，其中，字符“b”表示相应的视图是平面图(俯视图)，字符“a”表示相应的图来自相应平面图中的参考截面a-a。例如，图5a示出图5b中的参考截面a-a。
39.参考图5a和图5b，提供衬底100。根据本发明的一些实施例，衬底100可以是半导体衬底，诸如体半导体衬底、绝缘体上半导体(soi)衬底等。衬底100可掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂。衬底100可以是晶圆10的一部分，诸如硅晶圆。通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋氧(box)层、氧化硅层等。绝缘层布置在通常为硅或玻璃衬底的衬底上。也可使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底100的半导体材料可包括：硅；锗；化合物半导体，包括碳掺杂硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、碳掺杂硅、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或其组合。
40.隔离层102形成在衬底100上方。根据本发明的一些实施例，隔离层102与衬底100物理接触。根据本发明的可选的实施例，在隔离层102与衬底100之间可存在其他层和器件，包括但不限于介电层、金属部件等。例如，可存在层间电介质、金属间电介质(其可包括低k介电层)等。在隔离层102与衬底之间可能存在或可能不存在形成的集成电路器件100，诸如无源器件(电容器、电阻器、电感器等)和/或有源器件(晶体管、二极管等)。
41.根据本发明的一些实施例，隔离层102由以下材料形成或包括以下材料：氮化物，诸如氮化硅；氧化物，诸如氧化硅、氟氧化硅(siof)、碳氧化硅(sioc)等；或高k介电材料，诸如氧化铝、氧化铪、氧化锆、氧化镧等。隔离层102可以是结晶层(单晶或多晶)或非晶层。隔离层102可具有单层结构或包括多个层的复合结构。例如，隔离层102可包括双层结构、三层结构等。双层结构可包括由不同材料形成的两层，例如氧化硅层和氧化硅层上方的氮化硅层。根据本发明的一些实施例，隔离层102的厚度在约5nm与约20nm之间的范围内。
42.用于隔离层102的形成工艺可包括一个或多个沉积工艺，包括例如等离子增强化学气相沉积(pecvd)工艺、等离子增强原子层沉积(peald)工艺、原子层沉积(ald)工艺、化学气相沉积(cvd)工艺等。根据本发明的一些实施例，例如当隔离层102包括氧化硅时并且当衬底100由硅形成或包括硅时，隔离层102也可通过热氧化、化学氧化等形成。
43.在图6a和图6b中，导电层104形成在隔离层102和衬底100上方。随后对导电层104进行图案化以形成底栅电极104(参见例如图9a至图9b)。导电层104可包括含金属材料或其多层，诸如tin、tio、tan、tac、co、ru、al、w、其组合。例如，尽管图6a至图6b中示出单个导电层104，但导电层104可包括任何数量的晶种层、衬垫层、任何数量的功函调整层。导电层104
可通过物理气相沉积(pvd)、cvd、溅射沉积、电镀或本领域中已知和用于沉积导电材料的其他技术来沉积。在形成导电层104之后，可执行平坦化工艺，诸如cmp，以平坦化导电层104的顶面。
44.在图7a和图7b中，在导电层104上方形成掩模层106。随后对掩模层106进行图案化并将其用于对导电层104进行图案化。掩模层106可包括例如sio
x
、sin、sion等或其组合。掩模层106可通过任何合适的方法沉积，诸如cvd、等离子增强cvd(pecvd)等。在一些实施例中，掩模层106是光刻胶。
45.在图8a和图8b中，在导电层104上方对应于底栅电极104的位置处对掩模层106进行图案化。使用可接受的光刻和蚀刻技术对掩模层106进行图案化以形成图案化掩模106。然后可将掩模106的图案转移到导电层104(见图9a至图9b)。
46.在图9a和图9b中，然后，使用图案化掩模106对导电层104进行图案化，以形成底栅电极104。在对掩模进行图案化之后，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除导电层104的暴露部分(例如，导电层104的不在掩模下方的部分)。导电层104的剩余部分形成底栅电极104。在该实施例中，底栅电极可具有从底栅电极104的顶面到底栅电极104的底面倾斜的侧壁(例如，加宽的侧壁)。底栅电极104的倾斜侧壁意味着在一些实施例中，底栅电极104具有比顶面更大的底面。在一些实施例中，底栅电极104的侧壁不倾斜并且垂直于衬底100的主表面。
47.在图10a和图10b中，去除图案化掩模106以暴露底栅电极104的顶面。在一些实施例中，图案化掩模106通过蚀刻工艺、平坦化工艺(诸如cmp)等或其组合去除。在一些实施例中，图案化掩模106在导电层104的图案化期间被去除，并且不需要单独的蚀刻工艺来去除图案化掩模106。
48.在图11a和图11b中，形成底栅极介电层108。底栅极介电层108和底栅电极104可被称为底栅极堆叠件。形成底栅极介电层108以覆盖底栅电极104的顶面和侧壁。根据一些实施例，底栅极介电层108包括氧化硅、氮化硅或其多层。在一些实施例中，底栅极介电层108包括高k介电材料，并且在这些实施例中，底栅极介电层108可具有大于约7.0的k值，并且可包括hf、al、zr、la、mg、ba、ti、pb及其组合的金属氧化物或金属硅酸盐。底栅极介电层108的形成方法可包括分子束沉积(mbd)、ald、pecvd等。例如，底栅极介电层108可包括氧化硅层和位于氧化硅层上方的高k介电层。
49.在图12a和图12b中，通过沉积形成半导体层110。半导体层110将用作后续形成的晶体管中的沟道层或有源层。在一些实施例中，半导体层110覆盖底栅极介电层108的顶面和侧壁。根据本发明的一些实施例，半导体层110由2d材料形成，该2d材料也被称为范德华材料。2d材料包括一个或多个单层。在单层内形成诸如共价键的强键以将同一单层中的原子彼此键合。相邻单层之间的接合力是范德华力，这是一种弱力。
50.在一些实施例中，半导体层110可由mos2、mose2、ws2、wse2、inse等形成或包括mos2、mose2、ws2、wse2、inse等。在一些实施例中，半导体层110是半导体氧化物并且可包括氧化锌、氧化铟镓锌(igzo)等。
51.根据本发明的一些实施例，半导体层28由过渡金属二硫属化物(tmd)材料形成或包括过渡金属二硫属化物(tmd)材料，该材料包括过渡金属与via族元素的化合物。过渡金属可包括w、mo、ti、v、co、ni、zr、tc、rh、pd、hf、ta、re、ir、pt等。via族元素可以是硫(s)、硒
(se)、碲(te)等。
52.如图12a和图12b所示，在本发明的一些实施例中，半导体层110为共形层，其中，竖直部分的厚度和水平部分的厚度彼此接近，例如相差小于任一厚度的约20％(或10％或更小)。根据本发明的一些实施例，半导体层110使用cvd沉积，将moo3粉末和硫(s)(或se)粉末作为前体，将氮气(n2)作为载气。moo3粉末和se粉末各自的流速可介于约5sccm与约100sccm之间的范围内。根据本发明的可选的实施例，使用pecvd或另一种适用的方法。根据本发明的一些实施例，沉积温度可介于约750℃与约1,000℃之间，并且可使用更高或更低的温度。沉积持续时间可介于约10分钟与约1小时之间的范围内。控制工艺条件以实现所需的单层总数。根据本发明的一些实施例，半导体层28包括数量介于1个(单个单层)至约4个单层，但可形成更多的单层。对应地，半导体层110的厚度可介于约0.7nm(对应于单个单层)与约3nm(对应于四个单层)之间的范围内。
53.然而，上述工艺仅用于说明，并不用于限制实施例。相反，可利用在底栅极介电层108上形成或放置半导体层110的任何合适的工艺。例如，也可利用cvd工艺，该cvd工艺使用诸如moo3和h2s的前体或诸如mo和h2s的前体。在一些实施例中，可利用物理气相沉积pvd工艺，该物理气相沉积pvd工艺利用mos2靶材。此外，可使用任何其他合适的工艺，诸如解离旋涂的(nh4)2mos4，或在衬底(诸如铜、镍或蓝宝石)上生长半导体层110，然后将半导体层110转移到底栅极介电层108。
54.在一些实施例中，用于半导体层110的tmd材料可与衬底100分开成块形成，然后将体半导体层材料的层去除并将其放置在底栅极介电层108上。例如，可利用机械剥离(使用例如透明胶带)从块状tmd材料去除一层或多层tmd材料，然后可将tmd材料转移到底栅极介电层108以形成半导体层110。在一些实施例中，可例如使用嵌入物(诸如溶解在己烷中的正丁基锂)从块状tmd材料液体剥离tmd材料，以去除半导体层110，从而传输到底栅极介电层108。可使用形成或放置半导体层110的任何合适的方法，并且所有此类方法完全旨在包括在实施例的范围内。
55.在图13a和图13b中，对半导体层110进行图案化。对半导体层110进行图案化以限定随后形成的晶体管(参见例如图18a至图18b)的有源区。在一些实施例中，在图案化工艺之后，在随后形成的源极/漏极区112之间的电流流动方向上，底栅电极104比半导体层110宽(参见图14a和图14b)。可使用光刻胶或其他掩模(未示出)和一个或多个蚀刻工艺来实现图案化。例如，光刻胶可形成在半导体层110上方。对光刻胶进行图案化以暴露半导体层110的待去除部分。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，对半导体层110执行蚀刻工艺，并且光刻胶可用作掩模以防止去除所需的半导体层110。在一个或多个蚀刻工艺之后，诸如通过可接受的灰化工艺来去除光刻胶。
56.在图14a和图14b中，源极/漏极区112(112a和112b)形成在半导体层110和底栅极介电层108上方。在所示实施例中，源极/漏极区112形成在底栅极介电层108和半导体层110上。源极/漏极区112与图案化半导体层110的端部重叠，该图案化半导体层110用作随后形成的晶体管的沟道层，并且半导体层110的一部分暴露在源极/漏极区112的重叠端部之间。源极/漏极区112可通过pvd、cvd、溅射沉积、镀覆(诸如电镀或化学镀)或本领域中已知和用于沉积导电材料的其他技术来形成。导电材料可包括含金属材料或其多层，诸如tin、tio、
tan、tac、co、ru、al、w、ni、ti、bi、sb、sn、其组合。例如，尽管图14a至图14b中示出单个导电层104，但源极/漏极区112可包括多个导电材料层。
57.例如，利用镀覆工艺形成源极/漏极区112，然后在半导体层110和底栅极介电层108上方形成并图案化光刻胶。光刻胶可通过旋涂等形成并且可被曝光，以进行图案化。光刻胶的图案对应于源极/漏极区112。图案化形成穿过光刻胶的开口以暴露半导体层110的源极/漏极区112将重叠并接触半导体层110的区域。晶种层(未示出)形成在光刻胶上方和开口中。在一些实施例中，晶种层是金属层，该金属层可以是单个层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。可使用例如pvd等来形成晶种层。导电材料形成在光刻胶的开口中的晶种层上。导电材料可通过诸如电镀或化学镀等的镀覆形成。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可通过可接受的灰化或剥离工艺去除，诸如使用氧等离子等。一旦去除光刻胶，就去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分和导电材料形成导热焊盘182。在实施例中，导热焊盘182的形成方式不同，可使用更多的光刻胶和图案化步骤。
58.在图15a和图15b中，顶栅极介电层116形成在源极/漏极区112和半导体层110上方。顶栅极介电层116与源极/漏极区112之间的半导体层110物理接触。根据一些实施例，顶栅极介电层116包括氧化硅、氮化硅或其多层。在一些实施例中，顶栅极介电层116包括高k介电材料，并且在这些实施例中，顶栅极介电层116可具有大于约7.0的k值，并且可包括hf、al、zr、la、mg、ba、ti、pb及其组合的金属氧化物或金属硅酸盐。顶栅极介电层116的形成方法可包括mbd、ald、pecvd等。例如，顶栅极介电层116可包括氧化硅层和位于氧化硅层上方的高k介电层。
59.顶栅极介电层116可具有与底栅极介电层108相同或不同的材料组分。顶栅极介电层116可具有与底栅极介电层108相同或不同的厚度。例如，在一些实施例中，顶栅极介电层116具有与底栅极介电层108相同的材料组分和相同的厚度。
60.在图16a和图16b中，顶栅电极118形成在源极/漏极区112之间的隔离顶栅极介电层116上方。顶栅极介电层116和顶栅电极118可被称为顶栅极堆叠件。顶栅电极118可由与底栅电极104和/或源极/漏极区112类似的材料和类似的工艺形成。尽管图16a至图16b中的顶栅电极118示出为单个层，但顶栅电极118可包括任何数量的晶种层、衬垫层、任何数量的功函调整层。顶栅电极118可具有与底栅电极104相同或不同的材料组分。顶栅电极118可具有与底栅电极104相同或不同的厚度。例如，在一些实施例中，顶栅电极118具有与底栅电极104相同的材料组分和相同的厚度。
61.在图17a和图17b中，对顶栅极介电层116进行图案化。对顶栅极介电层116进行图案化以形成开口120以暴露源极/漏极区112和开口122的部分以暴露底栅电极104的一部分。开口120和122可通过可接受的光刻和蚀刻技术形成。例如，光刻胶或硬掩模可用作蚀刻工艺的掩模。在掩模被图案化之后，诸如通过使用可接受的蚀刻工艺，诸如通过湿或干蚀刻以暴露源极/漏极区112和底栅电极104的部分，去除顶栅极介电层116的暴露部分(例如，顶栅极介电层116的不在掩模下方的部分)。
62.在图18a和图18b中，源极/漏极接触件124和底栅极接触件126分别形成在开口120和122中。在形成开口之后，在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬
垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如cmp的平坦化工艺以从顶栅极介电层116的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件124和底栅极接触件126。源极/漏极接触件124物理和电耦合至源极/漏极区112，底栅极接触件126物理和电耦合至底栅电极104。源极/漏极接触件124和底栅极接触件126可在不同的工艺中形成，或者可在相同的工艺中形成。
63.尽管单个双栅极晶体管器件130被示为形成在衬底100上，但许多双栅极晶体管器件130可形成在同一衬底100上并且电连接以形成电路。
64.尽管未示出，但双栅极晶体管器件130可经受后续处理。例如，可在双栅极晶体管器件130上方形成包括一个或多个层间电介质、金属间电介质、导电通孔和导电线的互连结构。
65.图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a和图23b示出根据一些实施例的使用二维材料形成三栅极晶体管器件140的中间阶段的平面图和截面图。这些图编号后跟字符“a”或“b”，其中，字符“b”表示相应的视图是平面图(俯视图)，字符“a”表示相应的图来自相应平面图中的参考截面a-a。例如，图19a示出图19b中的参考截面a-a。
66.除了三栅极实施例具有两个底栅电极104a和104b之外，该实施例类似于图5a至图18b的双栅极晶体管器件130。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
67.图19a和图19b处于与图7a和图7b类似的处理阶段，并且这里不再重复实现这种结构的描述。图19a和图19b示出衬底100上方的隔离层102、隔离层102上方的导电层104以及导电层104上方的掩模层106。
68.在图20a和图20b中，在导电层104上方对应于底栅电极104a和104b的位置处对掩模层106进行图案化。使用可接受的光刻和蚀刻技术对掩模层106进行图案化以形成图案化掩模106。然后可将掩模106的图案转移到导电层104(参见图21a至图21b)。
69.在图21a和图21b中，然后，使用图案化掩模106对导电层104进行图案化，以形成底栅电极104a和104b。在对掩模进行图案化之后，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除导电层104的暴露部分(例如，导电层104的不在掩模下方的部分)。导电层104的剩余部分形成底栅电极104a和104b。在该实施例中，底栅电极104a和104b可具有从底栅电极104a和104b的顶面到底栅电极104a和104b的底面倾斜的侧壁(例如，加宽的侧壁)。底栅电极104a和104b的倾斜侧壁意味着在一些实施例中，底栅电极104a和104b具有比顶面更大的底面。在一些实施例中，底栅电极104a和104b的侧壁不倾斜并且垂直于衬底100的主表面。
70.在图22a和图22b中，去除图案化掩模106以暴露底栅电极104a和104b的顶面。在一些实施例中，图案化掩模106通过蚀刻工艺、平坦化工艺(诸如cmp)等或其组合去除。在一些实施例中，图案化掩模106在导电层104的图案化期间被去除，并且不需要单独的蚀刻工艺来去除图案化掩模106。
71.图23a和图23b示出对图22a和图22b的结构的进一步处理。这些图之间的处理类似于上面参考图10a至图10b到图18a至图18b所示出和描述的处理，其中，图18a至图18b是与图23a至图23b等效的中间阶段，这里不再重复描述。
72.在图23a和图23b中，示出三栅极晶体管器件140。在图23a至图23b的三栅极晶体管
器件140中，半导体层110在底栅电极104a和104b的顶面和内侧壁上方延伸，其中，底栅电极104a和104b的内侧壁彼此面对。在一些实施例中，半导体层具有低于底栅电极104a和104b两者的顶面的底面。此外，在一些实施例中，顶栅电极118的底面低于半导体层110的顶面。
73.在一些实施例中，器件130或140可被配置为利用铁电结构。具体地，在一些实施例中，底栅极介电层108可用铁电层代替，使得器件可用作铁电fet(fefet)和/或铁电存储器。在一些实施例中，替代底栅极介电层108的铁电结构可由铪锆氧化物等制成。
74.在一些实施例中，器件130或140可被配置为利用浮置栅极存储器结构。具体地，在一些实施例中，底栅极介电层108可用浮置栅极存储器结构代替，使得器件可用作浮置栅极存储器。在一些实施例中，替代底栅极介电层108的浮置栅极存储器结构可由三层的堆叠件制成，诸如氧化铝/氧化铪/氧化铝、氧化硅/氮化硅/氧化硅等。在具有铁电结构或浮置栅极存储器结构的实施例中，可调制晶体管器件的转移曲线以创建存储器窗口。
75.实施例可实现以下优势。本发明是器件及其形成方法，以在单个器件中提供具有二维(2-d)材料超薄体晶体管和逻辑门功能的器件。器件设计可在单个多栅极晶体管中实现可切换的nand和nor逻辑计算。2-d材料层可以是过渡金属二硫属化物(tmd)材料层。所公开的实施例简化了逻辑门布局和面积效率，而且还将nand和nor逻辑功能组合在单个器件中。
76.在一些实施例中，具有2-d材料层沟道的双栅极晶体管器件可用作nand或nor逻辑器件，当在nand与nor逻辑功能之间切换时执行电压重新匹配操作。在一些实施例中，具有2-d材料层沟道的三栅极晶体管器件可用作nand或nor逻辑器件，具有在nand和nor逻辑功能之间进行选择的器件的输入。
77.在实施例中，方法包括在衬底上方形成第一栅电极。所述方法还包括在所述第一栅电极上方形成第一栅极介电层。所述方法还包括在所述第一栅极介电层上方沉积半导体层。所述方法还包括：在所述第一栅极介电层和所述半导体层上方形成源极/漏极区，所述源极/漏极区与所述半导体层的端部重叠。所述方法还包括：在所述半导体层和所述源极/漏极区上方形成第二栅极介电层。所述方法还包括：在所述第二栅极介电层上方形成第二栅电极。
78.实施例可包括以下特征中的一个或多个。所述方法，其中，所述沉积所述半导体层包括沉积过渡金属二硫属化物层。所述过渡金属二硫属化物层包括mos2、mose2、ws2、wse2或inse。沉积所述过渡金属二硫属化物层使用化学气相沉积以moo3粉末和硫粉末作为前体来执行。所述沉积所述半导体层包括沉积半导体氧化物层。所述半导体氧化物层包括氧化锌或铟镓锌氧化物。所述第一栅极介电层和所述第二栅极介电层各自包括高k介电材料。所述方法还包括：在所述衬底上方形成隔离层，所述第一栅电极位于所述隔离层上方。所述方法还包括：在所述衬底上方形成第三栅电极，所述第一栅极介电层和所述半导体层位于所述第三栅电极上方，所述第三栅电极与所述第一栅电极间隔开。所述半导体层是共形层。
79.在实施例中，器件包括位于衬底上方的第一栅电极。所述器件还包括：第一高k栅极介电层，位于所述第一栅电极上方。所述器件还包括：过渡金属二硫属化物层，位于所述第一高k栅极介电层上方。所述器件还包括：源极/漏极区，位于所述第一高k栅极介电层和所述过渡金属二硫属化物层上方，所述源极/漏极区与所述过渡金属二硫属化物层的端部重叠。所述器件还包括：第二高k栅极介电层，位于所述过渡金属二硫属化物层和所述源极/
漏极区上方。所述器件还包括：第二栅电极，位于所述第二高k栅极介电层上方。
80.实施例可包括以下特征中的一个或多个。所述器件，其中，所述过渡金属二硫属化物层包括多个单层。所述过渡金属二硫属化物层包括mos2、mose2、ws2、wse2或inse。所述器件还包括：第三栅电极，位于所述衬底上方，所述第一高k栅极介电层和所述过渡金属二硫属化物层位于所述第三栅电极上方，所述第三栅电极与所述第一栅电极间隔开。所述过渡金属二硫属化物层的底面低于所述第一栅电极和所述第三栅电极的顶面。所述器件被配置为用作nand门，其中，所述第一栅电极和所述第二栅电极是所述nand门的输入，所述源极/漏极区中的一个是所述nand门的输出。所述器件被配置为用作nor门，其中，所述第一栅电极和所述第二栅电极是所述nor门的输入，所述源极/漏极区中的一个是所述nor门的输出。
81.在实施例中，器件包括介电层。所述器件还包括：第一栅电极，位于所述介电层上方。所述器件还包括：第一栅极介电层，位于所述第一栅电极的顶面和侧壁上方并接触所述第一栅电极的所述顶面和所述侧壁。所述器件还包括：二维半导体材料，位于所述第一栅极介电层的顶面和侧壁上方并接触所述第一栅极介电层的所述顶面和所述侧壁。所述器件还包括：源极区，位于所述二维半导体材料的第一端部上方并接触所述二维半导体材料的所述第一端部，并进一步接触所述第一栅极介电层。所述器件还包括：漏极区，位于所述二维半导体材料的第二端部上方并接触所述二维半导体材料的所述第二端部，并进一步接触所述第一栅极介电层，所述第二端部是与所述第一端部相对的端部。所述器件还包括：第二栅极介电层，位于所述二维半导体材料的顶面、所述源极区和所述漏极区上方并接触所述二维半导体材料的所述顶面、所述源极区和所述漏极区。所述器件还包括：第二栅电极，位于所述第二栅极介电层上方。所述器件还包括：源极/漏极接触件，延伸穿过所述第二栅极介电层并接触所述源极区和所述漏极区。
82.实施例可包括以下特征中的一个或多个。所述器件还包括：第三栅电极，位于所述介电层上方，所述第一栅极介电层位于所述第三栅电极的所述顶面和所述侧壁上方并接触所述第三栅电极的顶面和侧壁，所述第三栅电极与所述第一栅电极间隔开。
83.本技术的一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成第一栅电极；在所述第一栅电极上方形成第一栅极介电层；在所述第一栅极介电层上方沉积半导体层；在所述第一栅极介电层和所述半导体层上方形成源极/漏极区，所述源极/漏极区与所述半导体层的端部重叠；在所述半导体层和所述源极/漏极区上方形成第二栅极介电层；以及在所述第二栅极介电层上方形成第二栅电极。
84.在一些实施例中，所述沉积所述半导体层包括沉积过渡金属二硫属化物层。在一些实施例中，所述过渡金属二硫属化物层包括mos2、mose2、ws2、wse2或inse。在一些实施例中，沉积所述过渡金属二硫属化物层使用化学气相沉积以moo3粉末和硫粉末作为前体来执行。在一些实施例中，所述沉积所述半导体层包括沉积半导体氧化物层。在一些实施例中，所述半导体氧化物层包括氧化锌或氧化铟镓锌。在一些实施例中，所述第一栅极介电层和所述第二栅极介电层各自包括高k介电材料。在一些实施例中，方法还包括：在所述衬底上方形成隔离层，所述第一栅电极位于所述隔离层上方。在一些实施例中，方法还包括：在所述衬底上方形成第三栅电极，所述第一栅极介电层和所述半导体层位于所述第三栅电极上方，所述第三栅电极与所述第一栅电极间隔开。在一些实施例中，所述半导体层是共形层。
85.本技术的另一些实施例提供了一种半导体器件，包括：第一栅电极，位于衬底上
方；第一高k栅极介电层，位于所述第一栅电极上方；过渡金属二硫属化物层，位于所述第一高k栅极介电层上方；源极/漏极区，位于所述第一高k栅极介电层和所述过渡金属二硫属化物层上方，所述源极/漏极区与所述过渡金属二硫属化物层的端部重叠；第二高k栅极介电层，位于所述过渡金属二硫属化物层和所述源极/漏极区上方；以及第二栅电极，位于所述第二高k栅极介电层上方。
86.在一些实施例中，所述过渡金属二硫属化物层包括多个单层。在一些实施例中，所述过渡金属二硫属化物层包括mos2、mose2、ws2、wse2或inse。在一些实施例中，半导体器件还包括：第三栅电极，位于所述衬底上方，所述第一高k栅极介电层和所述过渡金属二硫属化物层位于所述第三栅电极上方，所述第三栅电极与所述第一栅电极间隔开。在一些实施例中，所述过渡金属二硫属化物层的底面低于所述第一栅电极和所述第三栅电极的顶面。在一些实施例中，所述器件被配置为用作nand门，其中，所述第一栅电极和所述第二栅电极是所述nand门的输入，所述源极/漏极区中的一个是所述nand门的输出。在一些实施例中，所述器件被配置为用作nor门，其中，所述第一栅电极和所述第二栅电极是所述nor门的输入，所述源极/漏极区中的一个是所述nor门的输出。
87.本技术的又一些实施例提供了一种半导体器件，包括：介电层；第一栅电极，位于所述介电层上方；第一栅极介电层，位于所述第一栅电极的顶面和侧壁上方并接触所述第一栅电极的所述顶面和所述侧壁；二维半导体材料，位于所述第一栅极介电层的顶面和侧壁上方并接触所述第一栅极介电层的所述顶面和所述侧壁；源极区，位于所述二维半导体材料的第一端部上方并接触所述二维半导体材料的所述第一端部，并进一步接触所述第一栅极介电层；漏极区，位于所述二维半导体材料的第二端部上方并接触所述二维半导体材料的所述第二端部，并进一步接触所述第一栅极介电层，所述第二端部是与所述第一端部相对的端部；第二栅极介电层，位于所述二维半导体材料的顶面、所述源极区和所述漏极区上方并接触所述二维半导体材料的所述顶面、所述源极区和所述漏极区；第二栅电极，位于所述第二栅极介电层上方；以及源极/漏极接触件，延伸穿过所述第二栅极介电层并接触所述源极区和所述漏极区。
88.在一些实施例中，半导体器件还包括：第三栅电极，位于所述介电层上方，所述第一栅极介电层位于所述第三栅电极的所述顶面和所述侧壁上方并接触所述第三栅电极的顶面和侧壁，所述第三栅电极与所述第一栅电极间隔开。在一些实施例中，所述二维半导体材料包括过渡金属二硫属化物层。
89.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。