半导体装置及其制造方法与流程

1.本发明有关于一种半导体装置及其制造方法，特别的有关于一种同时形成四种不同隔离结构的半导体装置及其制造方法。


背景技术：

2.横向扩散金属氧化物半导体场效应晶体管(laterally diffused metal oxide semiconductor，ldmos)以及高压金属氧化物半导体场效应晶体管(high voltage metal oxide semiconductor，hvmos)是二种典型的高压元件，其可与互补式金属氧化物半导体工艺整合，借以在单一晶片上制造控制、逻辑以及电源开关。横向扩散金属氧化物半导体场效应晶体管以及高压金属氧化物半导体场效应晶体管在操作时必须具有高击穿电压(breakdown voltage)以及低的导通电阻(on-state resistance，ron)，使得元件在高压应用时具有较低的功率损耗。并且，较低的导通电阻则可以使得晶体管在饱和状态时具有较高的漏极电流借以增加元件的操作速度。
3.然而，并非电路中的所有元件所承受的电压值以及所需的导通电阻皆相同，加上击穿电压的大小与元件所占的面积有关，为了有效降低电路所占面积，有必要在同一工艺中实现具有不同击穿电压以及不同导通电阻的元件。


技术实现要素：

4.有鉴于此，本发明提出一种半导体装置的制造方法，包括提供一基板，该基板包括一第一区域、一第二区域、一第三区域以及一第四区域；将一垫氧化层形成于上述基板之上；将一垫氮化层形成于上述垫氧化层之上；进行一移除步骤以移除上述第一区域以及上述第二区域的上述垫氧化层以及上述垫氮化层而裸露出上述基板的一顶面；在上述第一区域以及上述第二区域分别形成一第一隔离结构以及一第二隔离结构；当上述在上述第一区域以及上述第二区域分别形成上述第一隔离结构以及上述第二隔离结构的步骤之后，进行上述移除步骤以移除上述第三区域以及上述第四区域的上述垫氧化层以及上述垫氮化层而裸露出上述顶面；以及在上述第三区域以及上述第四区域分别形成一第三隔离结构以及一第四隔离结构，并同时增加上述第一隔离结构以及上述第二隔离结构的厚度。
5.根据本发明的一实施例，上述第一隔离结构具有一第一厚度，上述第二隔离结构具有一第二厚度，上述第三隔离结构具有一第三厚度，上述第四隔离结构具有一第四厚度，其中上述第一厚度等于上述第二厚度，上述第三厚度等于上述第四厚度，上述第一厚度大于上述第三厚度。
6.根据本发明的一实施例，半导体装置的制造方法更包括进行上述移除步骤以移除对上述第二隔离结构以及上述第四隔离结构的两侧，以达到元件之间足够的隔离宽度，同时让上述第二隔离结构以及上述第四隔离结构的底面实质上与上述基板的上述顶面共平面。
7.根据本发明的一实施例，上述进行上述移除步骤以移除对上述第二隔离结构以及
上述第四隔离结构的两侧的步骤更包括将多个光刻胶层覆盖于上述第一隔离结构、上述第二隔离结构、上述第三隔离结构以及上述第四隔离结构，并且裸露上述第二隔离结构以及上述第四隔离结构的两侧；移除上述第二隔离结构以及上述第四隔离结构的两侧；以及移除上述光刻胶层。
8.根据本发明的一实施例，上述第二区域以及上述第四区域的宽度大于上述第一区域以及上述第三区域的宽度。
9.根据本发明的一实施例，上述第二隔离结构以及上述第四隔离结构的至少一侧的侧壁与上述顶面所夹的角度为直角或钝角。
10.根据本发明的一实施例，半导体装置的制造方法更包括在上述进行上述移除步骤以移除对上述第二隔离结构以及上述第四隔离结构的两侧的步骤之前，进行上述移除步骤以移除上述基板上的上述垫氧化层以及上述垫氮化层。
11.根据本发明的一实施例，半导体装置的制造方法更包括形成相异的多个高压元件。上述第一隔离结构、第二隔离结构、第三隔离结构以及上述第四隔离结构各自为上述高压元件的飘移氧化层以控制同一工艺中上述高压元件的击穿电压以及导通电阻。
12.本发明更提出一种半导体装置，包括一基板、一第一隔离结构、一第二隔离结构、一第三隔离结构以及一第四隔离结构。上述基板具有一顶面。上述第一隔离结构形成于上述基板上且具有一第一厚度。上述第二隔离结构形成于上述基板上且具有一第二厚度，其中上述第二隔离结构的至少一部份的底面与上述顶面实质上共平面。上述第三隔离结构形成于上述基板上且具有一第三厚度。上述第四隔离结构形成于上述基板上且具有一第四厚度，其中上述第四隔离结构的至少一部份的底面与上述顶面实质上共平面。上述第一厚度等于上述第二厚度，上述第三厚度等于上述第四厚度，上述第一厚度大于上述第三厚度。
13.根据本发明的一实施例，半导体装置更包括相异的多个高压元件。上述第一隔离结构、第二隔离结构、第三隔离结构以及上述第四隔离结构各自为上述高压元件的飘移氧化层。
14.本发明提出了半导体装置的制造方法，使得不同厚度以及不同形状的隔离结构得以实现于同一工艺中，这些不同的隔离结构可以作为不同高压元件的漂移区，进而控制同一工艺中每个元件的击穿电压以及导通电阻，以利降低电路所占的晶圆面积而降低生产成本。
附图说明
15.图1a-1h是显示根据本发明的一实施例所述的半导体装置的制造方法的剖面示意图。
16.附图标记：
17.10:基板
18.11:垫氧化层
19.12:垫氮化层
20.110:第一区域
21.120:第二区域
22.130:第三区域
23.140:第四区域
24.111:第一隔离结构
25.121:第二隔离结构
26.131:第三隔离结构
27.141:第四隔离结构
28.121a:第一底面
29.121b:第一侧壁
30.121c:第二侧壁
31.121x:第一左侧部分
32.121y:第一右侧部分
33.121z:第一中央部分
34.141a:第二底面
35.141b:第三侧壁
36.141c:第四侧壁
37.141x:第二左侧部分
38.141y:第二右侧部分
39.141z:第二中央部分
40.151:第一光刻胶层
41.152:第二光刻胶层
42.153:第三光刻胶层
43.10a-1:第一顶面
44.10a-2:第二顶面
45.10a-3:第三顶面
46.10a-4:第四顶面
47.l1:第一宽度
48.l2:第二宽度
49.l3:第三宽度
50.l4:第四宽度
51.t1:第一厚度
52.t2:第二厚度
53.t3:第三厚度
54.α:第一夹角
55.β:第二夹角
56.γ:第三夹角
57.θ:第四夹角
具体实施方式
58.以下针对本揭露一些实施例的元件基板、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本揭露一些实
施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本揭露一些实施例。当然，这些仅用以举例而非本揭露的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本揭露一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
59.此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
60.在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
61.能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本揭露一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。
62.除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本揭露的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本揭露实施例有特别定义。
63.本揭露一些实施例可配合图式一并理解，本揭露实施例的图式亦被视为本揭露实施例说明的一部分。需了解的是，本揭露实施例的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本揭露实施例的特征。此外，图式中的结构及装置以示意的方式绘示，以便清楚表现出本揭露实施例的特征。
64.在本揭露一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
65.本发明的实施例揭露半导体装置的实施例，且上述实施例可被包含于例如微处理器、记忆元件及/或其他元件的集成电路(integrated circuit,ic)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,mimcap)、电感、二极管、金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistors,mosfets)、互补式mos晶体管、双载子接面晶体管(bipolar junction transistors,bjts)、横向扩散型mos晶体管、高功率mos晶体管或其他类型的晶体管。在本
发明所属技术领域中技术人员可以了解也可将半导体装置使用于包含其他类型的半导体元件于集成电路之中。
66.图1a-1h显示根据本发明的一实施例所述的半导体装置的制造方法的剖面示意图。如图1a所示，提供基板10，基板10包括第一区域110、第二区域120、第三区域130以及第四区域140，其中第一区域110、第二区域120、第三区域130以及第四区域140的相对位置可任意互换，在此仅用以说明解释，并未以任何形式限定于此。基板10可由选自于si、ge、sige、gap、gaas、sic、sigec、inas与inp所组成的族群中的至少一种半导体材料形成。此外，也可使用绝缘体上有硅(silicon on insulator，soi)的基板。
67.接着，在基板10上形成垫氧化层11。垫氧化层11的材料例如是氧化硅或是其他合适的材料。垫氧化层11的形成方法例如是热氧化法。之后，在垫氧化层11上形成垫氮化层12。
68.之后，请参照图1b以及图1c。进行移除步骤以移除第一区域110的垫氧化层11以及垫氮化层12而裸露出基板10的第一顶面10a-1，并且移除第二区域120的垫氧化层11以及垫氮化层12而裸露出基板10的第二顶面10a-2，其中第一顶面10a-1以及第二顶面10a-2实质上共平面。根据本发明的一实施例，移除步骤包括光刻工艺以及刻蚀工艺。根据本发明的一实施例，第一区域110具有第一宽度l1，第二区域120具有第二宽度l2，其中第二宽度l2大于第一宽度l1。
69.接着如图1c所示，在第一区域110形成第一隔离结构111，在第二区域120形成第二隔离结构121。第二隔离结构121具有第一底面121a，其中第一底面121a与第二顶面10a-2实质上共平面。如图1c所示，第一隔离结构111以及第二隔离结构121具有第一厚度t1。
70.根据本发明的一实施例，第一隔离结构111以及第二隔离结构121的材料例如是氧化硅。第一隔离结构111以及第二隔离结构121的厚度例如是约为(angstrom)至约为在此实施例中，第一隔离结构111以及第二隔离结构121的形成方法例如是局部氧化法(local oxidation of silicon，locos)。第一隔离结构111以及第二隔离结构121的形成方法并不限于本实施例所述的局部氧化法，亦可使用浅沟渠隔离法，或是化学汽相沉积法搭配图案化工艺(例如是光刻与刻蚀工艺)等。
71.接着，请参照图1d。进行移除步骤以移除第三区域130的垫氧化层11以及垫氮化层12而裸露出基板10的第三顶面10a-3，并且移除第四区域140的垫氧化层11以及垫氮化层12而裸露出基板10的第四顶面10a-4。根据本发明的一实施例，移除步骤包括光刻工艺以及刻蚀工艺。根据本发明的一实施例，第一区域110的第一顶面10a-1、第二区域120的第二顶面10a-2、第三区域130的第三顶面10a-3以及第四区域140的第四顶面10a-4实质上共平面。第三区域130具有第三宽度l3，第四区域140具有第四宽度l4，其中第四宽度l4大于第三宽度l3。
72.接着，请参照图1e。在第三区域130形成第三隔离结构131，在第四区域140形成第四隔离结构141，使得第三隔离结构131以及第四隔离结构141具有第二厚度t2，第一隔离结构111以及第二隔离结构121具有第三厚度t3，其中第三厚度t3大于第一厚度t1且小于第一厚度t1以及第二厚度t2之和。换句话说，虽然第一隔离结构111以及第二隔离结构121的厚度于形成第三隔离结构131以及第四隔离结构141之时亦同步增加，然而第一隔离结构111以及第二隔离结构121的厚度非属线性增加。
73.根据本发明的一实施例，第三隔离结构131以及第四隔离结构141的材料例如是氧化硅。第三隔离结构131以及第四隔离结构141的厚度例如是约为(angstrom)至约为在此实施例中，第三隔离结构131以及第四隔离结构141的形成方法例如是局部氧化法(local oxidation of silicon，locos)。第一隔离结构111以及第二隔离结构121的形成方法并不限于本实施例所述的局部氧化法，亦可使用浅沟渠隔离法，或是化学汽相沉积法搭配图案化工艺(例如是光刻与刻蚀工艺)等。
74.如图1e所示，第四隔离结构141具有第二底面141a，其中第二底面141a与第四顶面10a-4实质上共平面。根据本发明的一实施例，第一区域110的第一顶面10a-1、第二区域120的第二顶面10a-2、第三区域130的第三顶面10a-3、第四顶面10a-4、第一底面121a以及第二底面141a实质上共平面。
75.接着，如图1f所示，将基板10上剩余的垫氧化层11以及垫氮化层12予以移除，而裸露第一隔离结构111、第二隔离结构121、第三隔离结构131以及第四隔离结构141。接着，如图1g所示，在第一隔离结构111、第二隔离结构121、第三隔离结构131以及第四隔离结构141上覆盖第一光刻胶层151、第二光刻胶层152以及第三光刻胶层153。
76.如图1g所示，第一光刻胶层151用以完全覆盖第一隔离结构111以及第三隔离结构131。第二光刻胶层151用以覆盖第二隔离结构121的第一中央部分121z，而裸露第二隔离结构121的第一左侧部分121x以及第一右侧部分121y。第三光刻胶层153用以覆盖第四隔离结构141的第二中央部分141z，而裸露第四隔离结构141的第二左侧部分141x以及第二右侧部分141y。
77.如图1h所示，接着执行移除步骤而移除第一左侧部分121x、第一右侧部分121y、第二左侧部分141x以及第二右侧部分141y并且移除第一光刻胶层151、第二光刻胶层152以及第三光刻胶层153，而留下第一隔离结构111、第二隔离结构121的第一中央部分121z、第三隔离结构131以及第四隔离结构141的第二中央部分141z。根据本发明的一实施例，移除步骤包括光刻工艺以及刻蚀工艺。
78.根据本发明的一些实施例，第一隔离结构111、第二隔离结构121的第一中央部分121z、第三隔离结构131以及第四隔离结构141的第二中央部分141z用以分别第一区域110、第二区域120、第三区域130以及第四区域140中形成多个高压元件，其中高压元件各自具有不同的击穿电压以及不同的导通电阻。此外，第一隔离结构111、第二隔离结构121、第三隔离结构131以及第四隔离结构141各自作为高压元件的飘移氧化层(draft oxide)，以控制同一工艺中不同的高压元件的击穿电压以及导通电阻。
79.根据本发明的一实施例，移除第二隔离结构121以及第四隔离结构141的两侧的目的在于，达到多个高压元件之间距有足够的隔离宽度，并且让第二隔离结构121的第一底面121a以及第四隔离结构141的第二底面141a实质上分别与第二顶面10a-2以及第四顶面10a-4共平面。
80.如图1h所示，第二隔离结构121的第一中央部分121z的第一侧壁121b与第二顶面10a-2的第一夹角α可以是直角或依照实际的需要利用例如刻蚀工艺的控制调整为例如钝角；第一中央部分121z的第二侧壁121c与第二顶面10a-2的第二夹角β可以是直角或依照实际的需要利用例如刻蚀工艺的控制调整为例如钝角。第四隔离结构141的第二中央部分141z的第三侧壁141b与第四顶面10a-4的第三夹角γ可以是直角或依照实际的需要利用例
如刻蚀工艺的控制调整为例如钝角；第二中央部分141z的第四侧壁141c与第四顶面10a-4的第四夹角θ可以是直角或依照实际的需要利用例如刻蚀工艺的控制调整为例如钝角。
81.本发明提出了半导体装置的制造方法，使得不同厚度以及不同形状的隔离结构得以实现于同一工艺中，这些不同的隔离结构可以作为不同高压元件的漂移区，进而控制同一工艺中每个元件的击穿电压以及导通电阻，以利降低电路所占的晶圆面积而降低生产成本。
82.虽然本揭露的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本揭露的精神和范围内，当可作更动、替代与润饰。此外，本揭露的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中技术人员可从本揭露一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本揭露一些实施例使用。因此，本揭露的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本揭露的保护范围也包括各个权利要求及实施例的组合。