具有栅电极的半导体装置和包括其的电子系统的制作方法

具有栅电极的半导体装置和包括其的电子系统
1.本技术要求于2020年9月15日在韩国知识产权局提交的第10-2020-0118361号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本发明构思涉及一种半导体装置和一种包括该半导体装置的电子系统，更具体地，涉及一种具有栅电极的半导体装置和一种包括该半导体装置的电子系统。


背景技术：

3.根据电子工业中的新技术突破和用户对高性能电子系统的不断需求，电子系统已经被小型化和轻量化。因此，包括在电子系统中的半导体装置需要高度集成化并且具有高容量。由于半导体装置高度集成，因此形成包括在半导体装置中的晶体管的栅电极的尺寸相应减小，结果，会发生短沟道效应而使半导体装置的特性劣化。为了防止短沟道效应发生，提出了一种具有由p型多晶硅形成的p型栅电极的双栅极晶体管。然而，用于形成p型多晶硅的杂质离子的扩散是一个问题，因为它会导致半导体装置的电特性的劣化。


技术实现要素：

4.本发明构思涉及一种具有能够提供高电特性的栅电极的半导体装置和一种包括该半导体装置的电子系统。
5.根据本发明构思的示例性实施例，提供了一种半导体装置，包括：外围电路区域，形成在基底上；半导体层，覆盖外围电路区域；以及存储器单元阵列区域，形成在半导体层上。存储器单元阵列区域包括：第一单元层叠结构和位于第一单元层叠结构上的第二单元层叠结构，第一单元层叠结构和第二单元层叠结构均包括在半导体层上交替地层叠的多个绝缘层和多个字线结构；以及多个沟道结构，填充穿过第一单元层叠结构的多个第一沟道孔和连接到所述多个第一沟道孔并且穿过第二单元层叠结构的多个第二沟道孔。外围电路区域包括：有源区域，在基底中由隔离层限定；栅极介电层，设置在有源区域上；栅电极，包括下栅极层和位于下栅极层上的上栅极层，下栅极层位于栅极介电层上；以及一对杂质区域，形成在有源区域的在栅极长度方向上位于栅电极的两侧上的部分中。上栅极层覆盖下栅极层的上表面和下栅极层的在与栅电极的栅极长度方向正交的栅极宽度方向上的侧表面的部分。
6.根据本发明构思的示例性实施例，提供了一种半导体装置，包括：基底，具有第一区域和第二区域，以及在第一区域和第二区域中由隔离层限定的有源区域；p型栅电极，掺杂有p型杂质并且包括p型下栅极层和位于p型下栅极层上的p型上栅极层，并且第一栅极介电层在第一区域中介于有源区域与p型栅电极之间；以及n型栅电极，掺杂有n型杂质并且包括n型下栅极层和位于n型下栅极层上的n型上栅极层，并且第二栅极介电层在第二区域中介于有源区域与n型栅电极之间。p型上栅极层覆盖p型下栅极层的上表面，并且沿着p型下栅极层在p型栅电极的栅极宽度方向上的侧表面延伸，以接触隔离层的上表面。
7.根据本发明构思的示例性实施例，提供了一种电子系统，包括：主基底；形成在主基底上的半导体装置；以及控制器，电连接到主基底上的半导体装置。半导体装置包括：栅极介电层，在由隔离层限制的有源区域中设置在半导体基底上；栅电极，包括下栅极层和上栅极层，下栅极层形成在栅极介电层上且具有第一下栅极层和位于第一下栅极层上的第二下栅极层的层叠结构，并且上栅极层形成在下栅极层上且具有第一上栅极层和位于第一上栅极层上的第二上栅极层的层叠结构；以及一对杂质区域，形成在有源区域的在第一水平方向上位于栅电极的两侧上的部分中。第一上栅极层在覆盖第二下栅极层的上表面和下栅极层的在与第一水平方向正交的第二水平方向上的侧表面的部分的同时延伸，并且接触隔离层的上表面。第一下栅极层和第一上栅极层包括包含碳的多晶硅，并且第二下栅极层和第二上栅极层包括不包含碳的多晶硅。
附图说明
8.通过下面结合附图的详细描述，将更清楚地理解本发明构思的示例性实施例，在附图中：
9.图1a和图1b是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
10.图2是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
11.图3是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
12.图4是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
13.图5是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
14.图6是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
15.图7a至图7g是示出根据本发明构思的示例性实施例的根据工艺顺序制造半导体装置的方法的剖视图；
16.图8是根据本发明构思的示例性实施例的包括在半导体装置中的存储器单元阵列的等效电路图；
17.图9是示出根据本发明构思的示例性实施例的具有存储器单元阵列的半导体装置的剖视图；
18.图10是示出根据本发明构思的示例性实施例的半导体装置的剖视图；
19.图11是示意性示出根据本发明构思的示例性实施例的包括半导体装置的电子系统的图；
20.图12是示意性示出根据本发明构思的示例性实施例的包括半导体装置的电子系统的图；
21.图13是示意性示出根据本发明构思的示例性实施例的半导体封装的剖视图；并且
22.图14是示意性示出根据本发明构思的示例性实施例的半导体封装的剖视图。
23.由于图1a至图14中的图旨在用于说明性目的，因此图中的元件不一定按比例绘制。例如，为了清楚目的，可以放大或夸大一些元件。
具体实施方式
24.图1a和图1b是示出根据本发明构思的示例性实施例的半导体装置1的剖视图。例如，图1a和图1b是在彼此正交的方向上截取的剖视图。图1a是示出沿与第一水平方向(x方
向)垂直的竖直方向(z方向)截取的面的剖视图，并且图1b是示出沿与第二水平方向(y方向)垂直的竖直方向(z方向)截取的面的剖视图，第二水平方向(y方向)与第一水平方向(x方向)正交。
25.参照图1a和图1b，半导体装置1包括晶体管tr。在本发明构思的示例性实施例中，半导体装置1可以是包括多个存储器单元的存储器装置，并且晶体管tr可以形成用于驱动多个存储器单元的外围电路。例如，半导体装置1可以是包括多个闪存单元的闪存装置，并且晶体管tr可以形成用于驱动多个闪存单元的外围电路。可选地，例如，半导体装置1可以是包括多个dram单元的动态随机存取存储器(dram)装置，并且晶体管tr可以形成用于驱动多个dram单元的外围电路。在本发明构思的示例性实施例中，半导体装置1可以是逻辑半导体装置，诸如以中央处理单元(cpu)、微处理单元(mpu)、图形处理单元(gpu)或应用处理器(ap)为例，并且晶体管tr可以形成逻辑电路。
26.半导体装置1可以包括具有有源区域112的基底110、在基底110上限制有源区域112的隔离层120、布置在有源区域112上的栅电极200以及设置在有源区域112与栅电极200之间的栅极介电层130。一对杂质区域150可以形成在有源区域112的在第二水平方向(y方向)上位于栅电极200的两侧的部分中。一对杂质区域150可以各自是掺杂有例如n型杂质或p型杂质的区域。可以通过填充基底沟槽120t的隔离层120在基底110上限定有源区域112。隔离层120可以在填充基底沟槽120t的同时沿竖直方向(z方向)在有源区域112的上表面上方突出。例如，有源区域112可以与基底110的被隔离层120围绕的部分对应。
27.有源区域112、栅极介电层130、一对杂质区域150和栅电极200可以形成晶体管tr。一对杂质区域150可以是晶体管tr的源区和漏区。沟道区可以在该对杂质区域150之间形成在有源区域112中。
28.基底110可以具有沿第一水平方向(x方向)和第二水平方向(y方向)延伸的主表面110m。基底110的主表面110m可以是有源区域112的上表面。
29.基底110可以包括诸如以硅(si)或锗(ge)为例的半导体元件。可选地，基底110可以包括诸如以碳化硅(sic)、硅锗(sige)、砷化镓(gaas)、砷化铟(inas)、锑化铟(insb)、碲化铅(pbte)、锑化镓(gasb)、磷化铟(inp)或砷化铟镓(ingaas)为例的化合物半导体。在本发明构思的示例性实施例中，基底110可以具有绝缘体上硅(soi)结构或绝缘体上硅锗(sgoi)结构。例如，基底110可以包括掩埋氧化物(box)层。基底110可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。另外，基底10可以包括一个或更多个半导体层或结构，并且可以包括半导体装置的有源部分或可操作部分。
30.在本发明构思的示例性实施例中，基底110可以具有位于掺杂有第一导电类型杂质的第一导电类型基底上的掺杂有第二导电类型杂质的第二导电类型阱，其中第二导电类型杂质不同于第一导电类型杂质。第一导电类型杂质可以是例如硼(b)离子，并且第二导电类型杂质可以是例如磷(p)离子、砷(as)离子或锑(sb)离子。例如，第一导电类型可以是p型，并且第二导电类型可以是n型。有源区域112可以被隔离层120限制在第二导电类型阱中。例如，有源区域112可以是n型区域。
31.在本发明构思的示例性实施例中，基底110可以是掺杂有第二导电类型杂质的第二导电类型基底。例如，在本发明构思的示例性实施例中，基底110可以是p型基底并且可以具有n型阱。在本发明构思的示例性实施例中，基底110可以是n型基底。有源区域112可以被
隔离层120限制在第二导电类型基底中。例如，有源区域112可以是n型区域。
32.隔离层120可以由例如氧化硅(sio2)层、氮化硅(si3n4)层和氮氧化硅(sion)层中的至少一种形成。隔离层120可以包括包含一种绝缘层的单层、包含两种不同绝缘层的双层或包含至少三种绝缘层的组合的多层。例如，隔离层120可以包括氧化硅(sio2)层或氮化硅(si3n4)层。例如，隔离层120可以包括包含氧化硅(sio2)层和氮化硅(si3n4)层的双层。例如，隔离层120可以包括包含依次堆叠的氧化硅(sio2)层、氮化硅(si3n4)层和氧化硅(sio2)层的三层。
33.栅极介电层130可以包括从例如氧化硅(sio2)层、氮化硅(si3n4)层、氮氧化硅(sion)层、氧化物/氮化物/氧化物(ono)层和具有比氧化硅(sio2)层的介电常数大的介电常数的高k介电层中选择的至少一种。例如，栅极介电层130可以具有在从约10至约25的范围内的介电常数。在本发明构思的示例性实施例中，栅极介电层130由从例如氧化铪(hfo2)、硅酸铪(hfsio4)、氮氧化铪(hfon)、氮氧化铪硅(hfsion)、氧化铪锆(hfzro4)、氧化铪钽(hf2ta2o9)、氧化铪铝(hfalo3)、氧化镧(la2o3)、氧化镧铝(laalo3)、氧化锆(zro2)、硅酸锆(zrsio4)、氮氧化锆(zron)、氮氧化锆硅(zrsion)、氧化钽(ta2o5)、氧化钛(tio2)、氧化钡锶钛(basrti2o6)、钛酸钡(batio3)、钛酸锶(srtio3)、氧化钇(y2o3)、氧化铝(al2o3)、铌酸铅锌[pb(zn
1/3
nb
2/3
)o3]和钪钽酸铅(pb(sc,ta)o3)中选择的至少一种材料形成。例如，栅极介电层130可以由例如氧化铪(hfo2)、氧化铝(al2o3)、氧化铪铝(hfalo3)、氧化钽(ta2o3)或氧化钛(tio2)形成。例如，栅极介电层130可以具有在从约至约的范围内的厚度。
[0034]
栅电极200可以具有在第一水平方向(x方向)上的栅极宽度，并且可以具有在第二水平方向(y方向)上的栅极长度。因此，第一水平方向(x方向)和第二水平方向(y方向)可以分别被称为栅极宽度方向和栅极长度方向。在本发明构思的示例性实施例中，栅电极200可以由多晶硅(p-si)形成。在本发明构思的示例性实施例中，栅电极200可以掺杂有第一导电类型杂质。例如，栅电极200可以是p型栅电极。在本发明构思的示例性实施例中，栅电极200可以掺杂有第二导电类型杂质。例如，栅电极200可以是n型栅电极。
[0035]
栅电极200可以具有下栅极层210和覆盖下栅极层210的上栅极层220的层叠结构，并且下栅极层210位于栅极介电层130上。例如，下栅极层210可以介于上栅极层220与栅极介电层130之间。
[0036]
下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面可以与有源区域112的侧表面和栅极介电层130的侧表面形成连续表面。例如，这些连续表面可以通过同一蚀刻工艺同时形成。例如，在栅极宽度方向上，有源区域112的至少部分上部的侧表面、栅极介电层130的侧表面和下栅极层210的侧表面可以共面。在栅极宽度方向上，有源区域112的至少部分上部的侧表面、栅极介电层130的侧表面和下栅极层210的侧表面可以在竖直方向(z方向)或接近竖直方向(z方向)的方向上对齐。例如，这里描述的有源区域112的侧表面、栅极介电层130的侧表面和下栅极层210的侧表面可以在y-z平面(即，沿y方向和z方向延伸的平面)或近似y-z平面上共面。这里，在栅极宽度方向上，有源区域112的至少部分上部的侧表面、栅极介电层130的侧表面和下栅极层210的侧表面在竖直方向(z方向)或接近竖直方向(z方向)的方向上对齐意味着沿第一水平方向(x方向)和第二水平方向(y方向)形成的表面、有源区域112的至少部分上部的在栅极宽度方向上的侧表面、栅极介电层130在栅极宽度方向上的侧表面和下栅极层210在栅极宽度方向上的侧表面形成接近90
°
的内
角，例如，80
°
和90
°
之间的内角。在本发明构思的示例性实施例中，下栅极层210可以由多晶硅(p-si)形成。
[0037]
上栅极层220在第一水平方向(x方向)(即，栅极宽度方向)上的宽度可以具有比下栅极层210的宽度的值大的值。上栅极层220可以覆盖下栅极层210的侧表面的至少一些部分和上表面。例如，上栅极层220可以覆盖下栅极层210的侧表面的在隔离层120上方突出的部分。下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的至少部分上部可以接触上栅极层220。在本发明构思的示例性实施例中，上栅极层220也可以由多晶硅(p-si)形成。
[0038]
上栅极层220可以包括侧表面覆盖物220s，侧表面覆盖物220s从将下栅极层210的上表面覆盖的部分延伸并且覆盖下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面。侧表面覆盖物220s可以沿着下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面从上栅极层220的将下栅极层210的上表面覆盖的部分延伸到隔离层120的上表面，并且可以接触隔离层120的上表面。
[0039]
上栅极层220的上表面可以从大致具有平坦表面的中心部分延伸到上栅极层220在第一水平方向(x方向)上的边缘，并且可以在上栅极层220的边缘部分处朝向基底110弯曲。例如，上栅极层220的上部可以在上栅极层220在第一水平方向(x方向)上的边缘处是圆形的。
[0040]
在第二水平方向(y方向)(即，栅极长度方向)上，下栅极层210的宽度可以具有与上栅极层220的宽度的值相同的值。在本发明构思的示例性实施例中，在栅极长度方向(即，栅电极200的栅极长度)上，下栅极层210的宽度和上栅极层220的宽度可以在从约0.1μm至约0.2μm的范围内。在第二水平方向(y方向)(即，栅极长度方向)上，下栅极层210的侧表面可以与上栅极层220的侧表面在竖直方向(z方向)上对齐。例如，下栅极层210的侧表面可以与上栅极层220的侧表面在栅极长度方向上共面。例如，这里描述的下栅极层210的侧表面、栅极介电层130的侧表面和上栅极层220的侧表面可以在x-z平面(即，沿x方向和z方向延伸的平面)或近似x-z平面上共面。例如，这些连续表面可以通过同一蚀刻工艺同时形成。在本发明构思的示例性实施例中，在第二水平方向(y方向)(即，栅极长度方向)上，下栅极层210的宽度和上栅极层220的宽度可以在从约0.1μm至约0.2μm的范围内。
[0041]
作为下栅极层210在竖直方向(z方向)上的厚度的下厚度tl可以具有比作为上栅极层220的厚度的上厚度th的值大的值。例如，下厚度tl可以具有在从约至约的范围内的值，并且上厚度th可以具有在约至约的范围内的值。
[0042]
下栅极层210可以具有第一下栅极层212和形成在第一下栅极层212上的第二下栅极层214的层叠结构。在第一水平方向(x方向)和第二水平方向(y方向)上，第一下栅极层212的宽度可以与第二下栅极层214的宽度大致相同。
[0043]
第一下栅极层212可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二下栅极层214可以由未掺杂有碳(c)的多晶硅(p-si)形成。例如，第一下栅极层212可以包括在从约0.6atom％至约5atom％的范围内的碳(c)，并且第二下栅极层214可以不包括碳(c)。在本发明构思的示例性实施例中，第一下栅极层212可以包括约3atom％的碳(c)。
[0044]
第一下栅极层212的平均晶粒尺寸可以具有比第二下栅极层214的平均晶粒尺寸
的值小的值。在本发明构思的示例性实施例中，第一下栅极层212的平均晶粒尺寸可以具有在第二下栅极层214的平均晶粒尺寸的值的从约50％至约90％的范围内的值。例如，当第二下栅极层214的平均晶粒尺寸为约时，第一下栅极层212的平均晶粒尺寸可以在从约至约的范围内。在本发明构思的示例性实施例中，第二下栅极层214的平均晶粒尺寸可以为约并且第一下栅极层212的平均晶粒尺寸可以为约
[0045]
在竖直方向(z方向)上，作为第一下栅极层212的厚度的第一厚度t1可以具有比作为第二下栅极层214的厚度的第二厚度t2的值大的值。例如，第一厚度t1可以具有在从约至约的范围内的值，并且第二厚度t2可以具有在从约至约的范围内的值。
[0046]
上栅极层220可以具有第一上栅极层222和位于第一上栅极层222上的第二上栅极层224的层叠结构。第一上栅极层222和第二上栅极层224可以在第一水平方向(x方向)和第二水平方向(y方向)上具有大致相同的宽度。
[0047]
第一上栅极层222可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二上栅极层224可以由未掺杂有碳(c)的多晶硅(p-si)形成。例如，第一上栅极层222可以包括在从约0.6atm％至约5atm％的范围内的碳(c)，并且第二上栅极层224可以不包括碳(c)。
[0048]
在本发明构思的示例性实施例中，第一下栅极层212的碳(c)的比率可以与第一上栅极层222的碳(c)的比率大致相同。例如，第一上栅极层222可以包括约3atm％的碳(c)。
[0049]
第一上栅极层222的平均晶粒尺寸可以具有比第二上栅极层224的平均晶粒尺寸的值小的值。在本发明构思的示例性实施例中，第一上栅极层222的平均晶粒尺寸可以具有在第二上栅极层224的平均晶粒尺寸的值的从约50％至约90％的范围内的值。例如，当第二上栅极层224的平均晶粒尺寸为约时，第一上栅极层222的平均晶粒尺寸可以在从约至约的范围内。在本发明构思的示例性实施例中，第二上栅极层224的平均晶粒尺寸可以为约并且第一上栅极层222的平均晶粒尺寸可以为约
[0050]
在本发明构思的示例性实施例中，第一下栅极层212的平均晶粒尺寸和第一上栅极层222的平均晶粒尺寸可以具有大致相同的值。在本发明构思的示例性实施例中，第二下栅极层214的平均晶粒尺寸和第二上栅极层224的平均晶粒尺寸可以具有大致相同的值。
[0051]
在下栅极层210上，在竖直方向(z方向)上，作为第一上栅极层222的厚度的第三厚度t3和作为第二上栅极层224的厚度的第四厚度t4可以具有大致相同的值。例如，第三厚度t3和第四厚度t4中的每个可以具有在从约至约的范围内的值。
[0052]
上栅极层220的侧表面覆盖物220s可以包括作为第一上栅极层222的部分的第一侧表面覆盖物222s和作为第二上栅极层224的部分的第二侧表面覆盖物224s。第一侧表面覆盖物222s可以沿着下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面从第一上栅极层222的覆盖下栅极层210的上表面(即，第二下栅极层214的上表面)的部分延伸到隔离层120的上表面，并且可以接触隔离层120的上表面。第二上栅极层224的第二侧表面覆盖物224s可以覆盖第一上栅极层222的第一侧表面覆盖物222s。
[0053]
第一上栅极层222可以覆盖下栅极层210的上表面(即，第二下栅极层214的上表
面)以及下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的至少一些部分，并且可以接触隔离层120的上表面。第二上栅极层224可以与下栅极层210和隔离层120间隔开，并且第一上栅极层222介于第二上栅极层224与下栅极层210和隔离层120之间。
[0054]
隔离层120的上表面可以在竖直方向(z方向)上处于比下栅极层210的上表面的水平低的水平。在本发明构思的示例性实施例中，隔离层120的上表面可以在竖直方向(z方向)上处于比基底110的主表面110m(即，有源区域112的上表面)的水平高的水平。在本发明构思的示例性实施例中，隔离层120的上表面可以在竖直方向(z方向)上处于比第二下栅极层214的上表面的水平低的水平。在本发明构思的示例性实施例中，隔离层120的上表面的竖直水平可以在第一下栅极层212的下表面的竖直水平与第一下栅极层212的上表面的竖直水平之间。
[0055]
上栅极层220可以在第一水平方向(x方向)(即，栅极宽度方向)上覆盖第一下栅极层212的侧表面的部分上部和第二下栅极层214的整个侧表面。这里，第一下栅极层212的侧表面和第二下栅极层214的侧表面可以布置在y-z平面或近似y-z平面上。第一上栅极层222可以在第一水平方向(x方向)(即，栅极宽度方向)上覆盖第一下栅极层212的侧表面的部分上部和第二下栅极层214的整个侧表面，并且第二上栅极层224可以覆盖第一上栅极层222的整个上表面。第一下栅极层212在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的剩余部分可以用隔离层120覆盖。
[0056]
在栅电极200上，盖导电层250和盖绝缘层310可以依次层叠。盖导电层250可以覆盖栅电极200的上表面(即，第二上栅极层224的上表面)，并且盖绝缘层310可以覆盖盖导电层250的上表面。
[0057]
在第一水平方向(x方向)和第二水平方向(y方向)上，盖导电层250和盖绝缘层310可以均具有与上栅极层220的宽度大致相同的宽度。上栅极层220、盖导电层250和盖绝缘层310在第一水平方向(x方向)和第二水平方向(y方向)上的侧表面可以在竖直方向(z方向)上彼此对齐。例如，这里描述的上栅极层220的侧表面、盖导电层250的侧表面和盖绝缘层310的侧表面可以在y-z平面或近似y-z平面上共面并且在x-z平面或近似x-z平面上共面。例如，这些侧表面可以通过同一蚀刻工艺同时形成。
[0058]
在本发明构思的示例性实施例中，盖导电层250可以包括第一金属导电层252和覆盖第一金属导电层252的第二金属导电层254。例如，第一金属导电层252可以由氮化钛(tin)或ti-si-n(tsn)形成，并且第二金属导电层254可以由钨(w)或硅化钨(wsi
x
)形成。例如，第一金属导电层252可以执行扩散阻挡件的功能。在本发明构思的示例性实施例中，盖绝缘层310可以包括氮化硅(si3n4)层。
[0059]
一对杂质区域150可以形成在有源区域112的在第二水平方向(y方向)上位于栅电极200的两侧上的部分中。第一导电类型杂质可以被注入到一对杂质区域150中。例如，一对杂质区域150可以是p型区域。例如，诸如硼(b)离子的杂质离子可以被注入到一对杂质区域150中。
[0060]
在基底110上，半导体装置1还可以包括覆盖一对杂质区域150、栅电极200、盖导电层250和盖绝缘层310的层间绝缘层400。层间绝缘层400可以包括例如氧化硅(sio2)、氮化硅(si3n4)或氮氧化硅(sion)。在本发明构思的示例性实施例中，半导体装置1还可以包括穿过层间绝缘层400电连接到一对杂质区域150或盖导电层250的导电接触插塞。导电接触插
塞可以经由金属硅化物层连接到盖导电层250或一对杂质区域150中的每者，并且连接到盖导电层250的导电接触插塞可以穿透盖绝缘层310。例如，导电接触插塞可以包括例如金属、导电金属氮化物或其组合。例如，导电接触插塞可以包括钨(w)、铜(cu)、铝(al)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、其合金或其组合。
[0061]
在本发明构思的示例性实施例中，半导体装置1还可以包括布置在栅极介电层130的上表面上的第一阻挡层142。第一阻挡层142可以设置在栅极介电层130与栅电极200之间，并且可以防止掺杂在栅电极200中的杂质扩散到栅极介电层130和有源区域112中。在本发明构思的示例性实施例中，第一阻挡层142可以通过解耦等离子体氮化(dpn)工艺形成。例如，第一阻挡层142可以由氮化物或氮氧化物形成。
[0062]
在本发明构思的示例性实施例中，在半导体装置1中，可以形成沿着基底沟槽120t的内壁布置的第二阻挡层144。第二阻挡层144可以设置在栅极介电层130与隔离层120之间以及有源区域112与隔离层120之间，并且可以防止掺杂在栅电极200中的杂质通过隔离层120扩散到栅极介电层130和有源区域112中。在本发明构思的示例性实施例中，第二阻挡层144可以通过dpn工艺形成。例如，第二阻挡层144可以由氮化物或氮氧化物形成。在本发明构思的示例性实施例中，第二阻挡层144可以设置在栅电极200与隔离层120之间。例如，第二阻挡层144可以设置在第一下栅极层212与隔离层120之间。
[0063]
根据本发明构思的半导体装置1包括具有下栅极层210和覆盖下栅极层210的上栅极层220的层叠结构的栅电极200。将参照图7e详细描述用于形成上栅极层220的初始上栅极层220pr可以覆盖下栅极层210和隔离层120。例如，当硼(b)离子通过初始上栅极层220pr的上表面被注入以将栅电极200形成为p型栅极时，因为初始上栅极层220pr覆盖隔离层120，所以可以防止硼(b)离子通过隔离层120扩散到栅极介电层130和有源区域112中。因为第一初始上栅极层222pr具有比第二初始上栅极层224pr的平均晶粒尺寸的值小的值的平均晶粒尺寸，所以可以使硼(b)离子通过隔离层120向栅极介电层130和有源区域112中的扩散最小化。此外，如上所述，第二阻挡层144可以防止掺杂在栅电极200中的硼(b)离子通过隔离层120扩散到栅极介电层130和有源区域112中。
[0064]
因为，在根据本发明构思的半导体装置1中，可以防止诸如硼(b)离子的杂质扩散到形成晶体管tr的栅极介电层130和有源区域112中，所以可以防止包括在半导体装置1中的晶体管tr的特性和分散性劣化。
[0065]
图2是示出根据本发明构思的示例性实施例的半导体装置1a的剖视图。在图2中，与图1a的附图标记相同的附图标记表示相同的组件，并且可以省略先前给出的描述。另外，因为示出在与图2的方向正交的方向上截取的图2的半导体装置的剖视图与图1b类似，所以将不给出额外描述，并且如果必要，将参照图1b给出描述。
[0066]
参照图2，半导体装置1a包括晶体管tra。半导体装置1a可以包括具有有源区域112的基底110、在基底110上限制有源区域112的隔离层120a、布置在有源区域112上的栅电极200a以及设置在有源区域112与栅电极200a之间的栅极介电层130。在基底110中，有源区域112可以由填充基底沟槽120t的隔离层120a限定。隔离层120a可以在填充基底沟槽120t的同时沿竖直方向(z方向)在有源区域112的上表面上方突出。例如，有源区域112可以与基底110的被隔离层120a围绕的部分对应。
[0067]
如图1b中所示，一对杂质区域150可以形成在有源区域112的在第二水平方向(y方
向)上位于栅电极200a的两侧上的部分中。例如，一对杂质区域150可以各自是掺杂有例如n型杂质或p型杂质的区域。有源区域112、栅极介电层130、一对杂质区域150和栅电极200a可以形成晶体管tra。
[0068]
栅电极200a可以具有在第一水平方向(x方向)上的栅极宽度和在第二水平方向(y方向)上的栅极长度。在本发明构思的示例性实施例中，栅电极200a可以由多晶硅(p-si)形成。在本发明构思的示例性实施例中，栅电极200a可以掺杂有第一导电类型杂质。第一导电类型杂质可以是例如硼(b)离子。例如，栅电极200a可以是p型栅极。在本发明构思的示例性实施例中，栅电极200a可以掺杂有第二导电类型杂质。第二导电类型杂质可以是例如磷(p)离子、砷(as)离子或锑(sb)离子。例如，栅电极200a可以是n型栅极。
[0069]
栅电极200a可以具有下栅极层210和覆盖下栅极层210的上栅极层220a的层叠结构，下栅极层210位于栅极介电层130上。例如，下栅极层210可以介于上栅极层220a与栅极介电层130之间。
[0070]
上栅极层220a在第一水平方向(x方向)(即，栅极宽度方向)上的宽度可以具有比下栅极层210的宽度的值大的值。上栅极层220a可以覆盖下栅极层210的侧表面的至少一些部分和下栅极层210的上表面。例如，上栅极层220a可以覆盖下栅极层210的侧表面的在隔离层120的上表面上方突出的部分。下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的至少部分上部可以接触上栅极层220a。
[0071]
上栅极层220a可以包括侧表面覆盖物220sa，侧表面覆盖物220sa从覆盖下栅极层210的上表面的部分延伸并且覆盖下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面。侧表面覆盖物220sa可以沿着下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面从上栅极层220a的覆盖下栅极层210的上表面的部分延伸到隔离层120a的上表面，并且可以接触隔离层120a的上表面。
[0072]
上栅极层220a可以具有第一上栅极层222a和位于第一上栅极层222a上的第二上栅极层224a的层叠结构。第一上栅极层222a和第二上栅极层224a可以在第一水平方向(x方向)和第二水平方向(y方向)上具有大致相同的宽度。第一上栅极层222a可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二上栅极层224a可以由未掺杂有碳(c)的多晶硅(p-si)形成。在本发明构思的示例性实施例中，第一下栅极层212和第一上栅极层222a可以包括大致相同比率的碳(c)。
[0073]
第一上栅极层222a的平均晶粒尺寸可以具有比第二上栅极层224a的平均晶粒尺寸的值小的值。在本发明构思的示例性实施例中，第一下栅极层212的平均晶粒尺寸和第一上栅极层222a的平均晶粒尺寸可以具有大致相同的值。在本发明构思的示例性实施例中，第二下栅极层214的平均晶粒尺寸和第二上栅极层224a的平均晶粒尺寸可以具有大致相同的值。
[0074]
上栅极层220a的侧表面覆盖物220sa可以包括作为第一上栅极层222a的一部分的第一侧表面覆盖物222sa和作为第二上栅极层224a的一部分的第二侧表面覆盖物224sa。第一侧表面覆盖物222sa可以沿着下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面从第一上栅极层222a的覆盖下栅极层210的上表面(即，第二下栅极层214的上表面)的部分延伸到隔离层120a的上表面，并且可以接触隔离层120a的上表面。第二上栅极层224a的第二侧表面覆盖物224sa可以覆盖第一上栅极层222a的第一侧表面覆盖物222sa。
[0075]
第一上栅极层222a可以覆盖下栅极层210的上表面(即，第二下栅极层214的上表面)和下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的至少一些部分，并且可以接触隔离层120a的上表面。第二上栅极层224a可以与下栅极层210和隔离层120a间隔开，并且第一上栅极层222a介于第二上栅极层224a与下栅极层210和隔离层120a之间。
[0076]
在本发明构思的示例性实施例中，隔离层120a的上表面可以在竖直方向(z方向)上处于比基底110的主表面110m(即，有源区域112的上表面)的水平高的水平。在本发明构思的示例性实施例中，隔离层120a的上表面可以在竖直方向(z方向)上处于比下栅极层210的上表面(即，第二下栅极层214的上表面)的水平低的水平。在本发明构思的示例性实施例中，隔离层120a的上表面的竖直水平可以在第二下栅极层214的下表面的竖直水平与第二下栅极层214的上表面的竖直水平之间。在本发明构思的示例性实施例中，第二阻挡层144a可以设置在第二下栅极层214与隔离层120a之间并且接触第二下栅极层214的侧表面。
[0077]
上栅极层220a可以覆盖第二下栅极层214在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的部分上部。第一上栅极层222a可以覆盖第二下栅极层214在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的部分上部，并且第二上栅极层224a可以覆盖第一上栅极层222a的整个上表面。第二下栅极层214在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的剩余部分和第一下栅极层212的整个侧表面可以用隔离层120a覆盖。这里，第一下栅极层212的侧表面和第二下栅极层214的侧表面可以布置在y-z平面或近似y-z平面上。
[0078]
盖导电层250和盖绝缘层310可以在栅电极200a上依次层叠。盖导电层250可以覆盖栅电极200a的上表面(即，第二上栅极层224a的上表面)，并且盖绝缘层310可以覆盖盖导电层250的上表面。
[0079]
图3是示出根据本发明构思的示例性实施例的半导体装置1b的剖视图。在图3中，与图1a的附图标记相同的附图标记表示相同的组件，并且可以省略先前给出的描述。另外，因为示出在与图3的方向正交的方向上截取的图3的半导体装置的剖视图与图1b类似，所以将不给出额外描述，并且如果必要，将参照图1b给出描述。
[0080]
参照图3，半导体装置1b包括晶体管trb。半导体装置1b可以包括具有有源区域112的基底110、在基底110上限制有源区域112的隔离层120、布置在有源区域112上的栅电极200b以及设置在有源区域112与栅电极200b之间的栅极介电层130。隔离层120可以沿竖直方向(z方向)在有源区域112的上表面上方突出。例如，有源区域112可以与基底110的被隔离层120围绕的部分对应。
[0081]
如图1b中所示，一对杂质区域150可以形成在有源区域112的在第二水平方向(y方向)上位于栅电极200b的两侧上的部分中。例如，一对杂质区域150可以各自是掺杂有例如n型杂质或p型杂质的区域。有源区域112、栅极介电层130、一对杂质区域150和栅电极200b可以形成晶体管trb。
[0082]
栅电极200b可以具有在第一水平方向(x方向)上的栅极宽度和在第二水平方向(y方向)上的栅极长度。在本发明构思的示例性实施例中，栅电极200b可以由多晶硅(p-si)形成。在本发明构思的示例性实施例中，栅电极200b可以掺杂有第一导电类型杂质。第一导电类型杂质可以是例如硼(b)离子。例如，栅电极200b可以是p型栅极。在本发明构思的示例性
实施例中，栅电极200b可以掺杂有第二导电类型杂质。第二导电类型杂质可以是例如磷(p)离子、砷(as)离子或锑(sb)离子。例如，栅电极200b可以是n型栅极。
[0083]
栅电极200b可以具有下栅极层210和覆盖下栅极层210的上栅极层220b的层叠结构，并且下栅极层210位于栅极介电层130上。例如，下栅极层210可以介于上栅极层220b与栅极介电层130之间。
[0084]
上栅极层220b在第一水平方向(x方向)(即，栅极宽度方向)上的宽度可以具有比下栅极层210的宽度的值大的值。上栅极层220b可以覆盖下栅极层210的侧表面的至少一些部分和下栅极层210的上表面。例如，上栅极层220b可以覆盖下栅极层210的侧表面的在隔离层120的上表面上方突出的部分。下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面的至少部分上部可以接触上栅极层220b。
[0085]
上栅极层220b可以包括侧表面覆盖物220sb，侧表面覆盖物220sb从覆盖下栅极层210的上表面的部分延伸并且覆盖下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面。侧表面覆盖物220sb可以沿着下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面从上栅极层220b的覆盖下栅极层210的上表面的部分延伸到隔离层120的上表面，并且可以接触隔离层120的上表面。
[0086]
上栅极层220b可以具有第一上栅极层222b和位于第一上栅极层222b上的第二上栅极层224的层叠结构。第一上栅极层222b和第二上栅极层224可以在第一水平方向(x方向)和第二水平方向(y方向)上具有大致相同的宽度。
[0087]
第一上栅极层222b可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二上栅极层224可以由未掺杂有碳(c)的多晶硅(p-si)形成。可选地，第一上栅极层222b可以由掺杂有碳(c)的非晶硅(a-si)形成，并且第二上栅极层224可以由未掺杂有碳(c)的多晶硅(p-si)形成。在本发明构思的示例性实施例中，第一上栅极层222b可以包括具有比包括在第一下栅极层212中的碳(c)的比率高的比率的碳(c)。例如，第一上栅极层222b可以包括不小于约10atom％的碳(c)。
[0088]
第一上栅极层222b的平均晶粒尺寸可以具有比第一下栅极层212的平均晶粒尺寸的值小的值。第一上栅极层222b的平均晶粒尺寸可以具有比第二上栅极层224的平均晶粒尺寸的值小的值。在本发明构思的示例性实施例中，第一上栅极层222b可以由实际掺杂有碳(c)的非晶硅(a-si)形成，该非晶硅具有比可测量的平均晶粒尺寸的值小的值的平均晶粒尺寸。在本发明构思的示例性实施例中，第一上栅极层222b可以包括具有比第一下栅极层212的平均晶粒尺寸的值小的值的平均晶粒尺寸的多晶硅(p-si)或非晶硅(a-si)。在本发明构思的示例性实施例中，第二下栅极层214的平均晶粒尺寸和第二上栅极层224的平均晶粒尺寸可以具有大致相同的值。上栅极层220b的侧表面覆盖物220sb可以包括作为第一上栅极层222b的部分的第一侧表面覆盖物222sb和作为第二上栅极层224的部分的第二侧表面覆盖物224s。第一侧表面覆盖物222sb可以沿着下栅极层210在第一水平方向(x方向)(即，栅极宽度方向)上的侧表面从第一上栅极层222b的覆盖下栅极层210的上表面(即，第二下栅极层214的上表面)的部分延伸到隔离层120的上表面，并且可以接触隔离层120的上表面。第二上栅极层224的第二侧表面覆盖物224s可以覆盖第一上栅极层222b的第一侧表面覆盖物222sb。
[0089]
盖导电层250和盖绝缘层310可以在栅电极200b上依次层叠。盖导电层250可以覆
盖栅电极200b的上表面(即，第二上栅极层224的上表面)，并且盖绝缘层310可以覆盖盖导电层250的上表面。
[0090]
图4是示出根据本发明构思的示例性实施例的半导体装置1c的剖视图。在图4中，与图1a的附图标记相同的附图标记表示相同的组件，并且可以省略先前给出的描述。另外，因为示出在与图4的方向正交的方向上截取的图4的半导体装置的剖视图与图1b类似，所以将不给出额外描述，并且如果必要，将参照图1b给出描述。
[0091]
参照图4，半导体装置1c包括晶体管trc。半导体装置1c可以包括具有有源区域112的基底110、在基底110上限制有源区域112的隔离层120、布置在有源区域112上的栅电极200c以及设置在有源区域112与栅电极200c之间的栅极介电层130。隔离层120可以沿竖直方向(z方向)在有源区域112的上表面上方突出。例如，有源区域112可以与基底110的被隔离层120围绕的部分对应。
[0092]
如图1b中所示，一对杂质区域150可以形成在有源区域112的在第二水平方向(y方向)上位于栅电极200c的两侧上的部分中。例如，一对杂质区域150可以各自是掺杂有例如n型杂质或p型杂质的区域。有源区域112、栅极介电层130、一对杂质区域150和栅电极200c可以形成晶体管trc。
[0093]
栅电极200c可以具有下栅极层210和覆盖下栅极层210的上栅极层220c的层叠结构，并且下栅极层210位于栅极介电层130上。例如，下栅极层210可以介于上栅极层220c与栅极介电层130之间。
[0094]
上栅极层220c可以具有在下栅极层210上依次堆叠的第一上栅极层222、第二上栅极层224和第三上栅极层226的层叠结构。也就是说，与图1a和图1b中所示的上栅极层220不同，上栅极层220c还包括覆盖第二上栅极层224的上表面的第三上栅极层226。第一上栅极层222、第二上栅极层224和第三上栅极层226可以在第一水平方向(x方向)和第二水平方向(y方向)上具有大致相同的宽度。
[0095]
第一上栅极层222和第三上栅极层226可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二上栅极层224可以由未掺杂有碳(c)的多晶硅(p-si)形成。在本发明构思的示例性实施例中，第一上栅极层222和第三上栅极层226可以包括大致相同比率的碳(c)。
[0096]
在本发明构思的示例性实施例中，第一上栅极层222可以包括具有比包括在第三上栅极层226中的碳(c)的比率高的比率的碳(c)。例如，第三上栅极层226可以包括在从约0.6atom％至约5atom％的范围内的碳(c)，并且第一上栅极层222可以包括不小于约10atom％的碳(c)。
[0097]
在竖直方向(z方向)上，作为下栅极层210的厚度的下厚度tl可以具有比作为上栅极层220c的厚度的上厚度tha的值大的值。例如，下厚度tl可以具有在从约至约的范围内的值，并且上厚度tha可以具有在从约至约的范围内的值。
[0098]
在竖直方向(z方向)上，作为第一下栅极层212的厚度的第一厚度t1可以具有比作为第二下栅极层214的厚度的第二厚度t2的值大的值。例如，第一厚度t1可以具有在从约至约的范围内的值，并且第二厚度t2可以具有在从约至约的范围内的值。
[0099]
在下栅极层210上，在竖直方向(z方向)上，作为第一上栅极层222的厚度的第三厚
度t3、作为第二上栅极层224的厚度的第四厚度t4和作为第三上栅极层226的厚度的第五厚度t5可以具有大致相同的值。例如，第三厚度t3、第四厚度t4和第五厚度t5中的每个可以具有在从约至约的范围内的值。
[0100]
图5是示出根据本发明构思的示例性实施例的半导体装置2的剖视图。
[0101]
参照图5，半导体装置2包括布置在第一区域lr、第二区域mr和第三区域hr中的基底110、布置在第一区域lr中的第一晶体管tr-l、布置在第二区域mr中的第二晶体管tr-m和布置在第三区域hr中的第三晶体管tr-h。因为除了图1a和图1b中所示的半导体装置1的晶体管tr包括栅极介电层130、图5中所示的半导体装置2的第一晶体管tr-l包括第一栅极介电层130l、第二晶体管tr-m包括第二栅极介电层130m、并且第三晶体管tr-h包括第三栅极介电层130h之外，图1a和图1b中所示的半导体装置1的晶体管tr与图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h类似，所以可以省略先前给出的描述。
[0102]
第一栅极介电层130l可以比第二栅极介电层130m薄，并且第二栅极介电层130m可以比第三栅极介电层130h薄。例如，第一栅极介电层130l可以具有在从约至约的范围内的厚度t11，第二栅极介电层130m可以具有在从约至约的范围内的厚度t12，并且第三栅极介电层130h可以具有在从约至约的范围内的厚度t13。例如，第一晶体管tr-l可以是具有低操作电压的低压晶体管，第三晶体管tr-h可以是具有高操作电压的高压晶体管，并且第二晶体管tr-m可以是具有在第一晶体管tr-l的操作电压与第三晶体管tr-h的操作电压之间的操作电压的中压晶体管。例如，根据厚度从第一栅极介电层130l到第三栅极介电层130h增加，操作电压可以从第一晶体管tr-l到第三晶体管tr-h增大。
[0103]
在本发明构思的示例性实施例中，第一栅极介电层130l、第二栅极介电层130m和第三栅极介电层130h中的每个可以通过单独的工艺形成。在本发明构思的示例性实施例中，第二栅极介电层130m的一部分或第三栅极介电层130h的一部分可以通过第一工艺与第一栅极介电层130l一起形成，并且第二栅极介电层130m的剩余部分或第三栅极介电层130h的剩余部分可以通过与第一工艺分开的第二工艺形成。
[0104]
包括在第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h中的每个中的栅电极200可以通过相同的工艺形成。类似于半导体装置1，因为在根据本发明构思的半导体装置2中，可以防止杂质离子扩散到形成第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h的第一栅极介电层130l、第二栅极介电层130m和第三栅极介电层130h以及有源区域112中，所以可以防止包括在半导体装置2中的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h的特性和分散性劣化。
[0105]
图6是示出根据本发明构思的示例性实施例的半导体装置3的剖视图。在图6中，与图1a的附图标记相同的附图标记表示相同的组件，并且可以省略先前给出的描述。另外，因为示出在与图6的方向正交的方向上截取的图6的半导体装置的剖视图与图1b类似，所以将不给出额外描述，并且如果必要，将参照图1b给出描述。
[0106]
参照图6，半导体装置3包括具有第一区域pr和第二区域nr的基底110、布置在第一区域pr中的第一晶体管trp以及布置在第二区域nr中的第二晶体管trn。
[0107]
半导体装置3可以包括具有有源区域112的基底110、在基底110上限制有源区域
112的隔离层120、在第一区域pr中布置在有源区域112上的p型栅电极200p、在第二区域nr中布置在有源区域112上的n型栅电极200n以及栅极介电层130。在第一区域pr中，栅极介电层130可以设置在有源区域112与p型栅电极200p之间，并且在第二区域nr中，栅极介电层130可以设置在有源区域112与n型栅电极200n之间。隔离层120可以在竖直方向(z方向)上在有源区域112的上表面上方突出。例如，有源区域112可以与基底110的被隔离层120围绕的部分对应。
[0108]
如图1b中所示，一对杂质区域150可以形成在有源区域112的在第二水平方向(y方向)上位于p型栅电极200p的两侧上的部分和有源区域112的在第二水平方向(y方向)上位于n型栅电极200n的两侧上的部分中。例如，一对杂质区域150可以各自是掺杂有例如n型杂质或p型杂质的区域。有源区域112、栅极介电层130、一对杂质区域150和p型栅电极200p可以形成第一晶体管trp，并且有源区域112、栅极介电层130、一对杂质区域150和n型栅电极200n可以形成第二晶体管trn。
[0109]
p型栅电极200p可以掺杂有第一导电类型杂质，并且n型栅电极200n可以掺杂有第二导电类型杂质。例如，第一导电类型杂质可以是例如硼(b)离子，并且第二导电类型杂质可以是例如磷(p)离子、砷(as)离子或锑(sb)离子。
[0110]
因为第一晶体管trp的p型栅电极200p的形状和第二晶体管trn的n型栅电极200n的形状与图1a和图1b中所示的栅电极200的形状大致相同，所以将省略其详细描述。
[0111]
p型栅电极200p可以具有p型下栅极层210p和覆盖p型下栅极层210p的p型上栅极层220p的层叠结构。p型下栅极层210p可以具有第一p型下栅极层212p和位于第一p型下栅极层212p上的第二p型下栅极层214p的层叠结构。p型上栅极层220p可以具有第一p型上栅极层222p和位于第一p型上栅极层222p上的第二p型上栅极层224p的层叠结构。
[0112]
n型栅电极200n可以具有n型下栅极层210n和覆盖n型下栅极层210n的n型上栅极层220n的层叠结构。n型下栅极层210n可以具有第一n型下栅极层212n和位于第一n型下栅极层212n上的第二n型下栅极层214n的层叠结构。n型上栅极层220n可以具有第一n型上栅极层222n和位于第一n型上栅极层222n上的第二n型上栅极层224n的层叠结构。
[0113]
p型栅电极200p和n型栅电极200n通过大致相同的制造工艺一起形成。然而，p型栅电极200p和n型栅电极200n可以通过分别对第一区域pr和第二区域nr执行图7e中所示的杂质注入工艺来注入不同导电类型的杂质而形成。例如，p型栅电极200p可以通过注入诸如以硼(b)离子为例的第一导电类型杂质而形成，并且n型栅电极200n可以通过注入诸如以磷(p)离子、砷(as)离子或锑(sb)离子为例的第二导电类型杂质而形成。因为除了第一晶体管trp的p型栅电极200p和第二晶体管trn的n型栅电极200n掺杂有与图1a和1b中所示的栅电极200的导电类型杂质不同的导电类型杂质之外，第一晶体管trp的p型栅电极200p和第二晶体管trn的n型栅电极200n与图1a和1b中所示的栅电极200大致相同，所以将不给出其详细描述。
[0114]
在第一晶体管trp中，表面沟道sc可以沿着基底110的主表面110m(即，有源区域112的上表面)形成。在第二晶体管trn中，掩埋沟道bc可以在竖直方向(z方向)上远离基底110的主表面110m(即，有源区域112的上表面)的低水平处形成。形成在第一晶体管trp中的表面沟道sc可以连接图1b中所示的一对杂质区域150的上部，并且形成在第二晶体管trn中的掩埋沟道bc可以连接图1b中所示的一对杂质区域150的在竖直方向(z方向)上的大致中
间部分。
[0115]
类似于半导体装置1，因为在根据本发明构思的半导体装置3中，可以防止硼(b)离子扩散到形成第一晶体管trp的栅极介电层130和有源区域112中，并且可以防止磷(p)离子、砷(as)离子或锑(sb)离子扩散到形成第二晶体管trn的栅极介电层130和有源区域112中，所以可以防止包括在半导体装置3中的第一晶体管trp和第二晶体管trn的特性和分散性劣化。
[0116]
图7a至图7g是示出根据本发明构思的示例性实施例的根据工艺顺序制造半导体装置1的方法的剖视图。例如，图7a至图7g是示出制造图1a和图1b中所示的半导体装置1的方法的剖视图。
[0117]
参照图7a，在具有沿第一水平方向(x方向)和第二水平方向(y方向)延伸的主表面110m的基底110上形成初始栅极介电层130pr。初始栅极介电层130pr可以由从例如氧化硅(sio2)层、氮化硅(si3n4)层、氮氧化硅(sion)层、氧化物/氮化物/氧化物(ono)层和具有比氧化硅(sio2)层的介电常数大的介电常数的高k介电层中选择的至少一种形成。例如，初始栅极介电层130pr可以具有在从约10至约25的范围内的介电常数。可以通过化学气相沉积(cvd)工艺或原子层沉积(ald)工艺形成初始栅极介电层130pr。
[0118]
可以通过在第一区域lr、第二区域mr和第三区域hr中在基底110上形成用于形成第一栅极介电层130l、第二栅极介电层130m和第三栅极介电层130h的第一初始栅极介电层、第二初始栅极介电层和第三初始栅极介电层而不是图7a中所示的初始栅极介电层130pr来制造图5中所示的半导体装置2。例如，第一初始栅极介电层可以比第二初始栅极介电层薄，并且第二初始栅极介电层可以比第三初始栅极介电层薄。
[0119]
在本发明构思的示例性实施例中，可以通过对初始栅极介电层130pr执行dpn工艺来形成沿着初始栅极介电层130pr的上表面布置的第一阻挡层142。例如，第一阻挡层142可以由氮化物或氮氧化物形成。
[0120]
然后，通过在初始栅极介电层130pr上依次形成第一初始下栅极层212pr和第二初始下栅极层214pr来形成具有第一初始下栅极层212pr和第二初始下栅极层214pr的层叠结构的初始下栅极层210pr。
[0121]
在本发明构思的示例性实施例中，初始下栅极层210pr可以由非晶硅(a-si)形成，然后可以通过后续工艺中的热处理结晶成多晶硅(p-si)。例如，第一初始下栅极层212pr可以由掺杂有碳(c)的非晶硅(a-si)形成，然后可以通过后续工艺中的热处理结晶成多晶硅(p-si)，并且第二初始下栅极层214pr可以由未掺杂有碳(c)的非晶硅(a-si)形成，然后可以通过后续工艺中的热处理结晶成多晶硅(p-si)。
[0122]
在本发明构思的示例性实施例中，初始下栅极层210pr可以由多晶硅(p-si)形成。例如，第一初始下栅极层212pr可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二初始下栅极层214pr可以由未掺杂有碳(c)的多晶硅(p-si)形成。
[0123]
可以通过使用化学气相沉积(cvd)工艺或原子层沉积(ald)工艺在初始栅极介电层130pr上分别沉积第一初始下栅极层212pr和第二初始下栅极层214pr。可以通过使用包括碳(c)的前体在掺杂有碳(c)的状态下在初始栅极介电层130pr上沉积第一初始下栅极层212pr。
[0124]
在本发明构思的示例性实施例中，第一初始下栅极层212pr可以包括在从约
0.6atom％至约5atom％的范围内的碳(c)。在本发明构思的示例性实施例中，第一初始下栅极层212pr可以包括约3atom％的碳(c)。
[0125]
第一初始下栅极层212pr的平均晶粒尺寸可以具有比第二初始下栅极层214pr的平均晶粒尺寸的值小的值。在本发明构思的示例性实施例中，第一初始下栅极层212pr的平均晶粒尺寸可以具有在第二初始下栅极层214pr的平均晶粒尺寸的从约50％至约90％的范围内的值。例如，当第二初始下栅极层214pr的平均晶粒尺寸为约时，第一初始下栅极层212pr的平均晶粒尺寸可以在从约至约的范围内。在本发明构思的示例性实施例中，第二初始下栅极层214pr的平均晶粒尺寸可以为约并且第一初始下栅极层212pr的平均晶粒尺寸可以为约
[0126]
参照图7a和图7b，可以在初始下栅极层210pr上形成第一掩模层290。第一掩模层290可以由氧化硅(sio2)或光致抗蚀剂形成，或者可以是氧化硅(sio2)和光致抗蚀剂的层叠结构。第一掩模层290可以通过光刻工艺形成，或者可以通过光刻工艺接着蚀刻工艺形成。
[0127]
在形成覆盖初始下栅极层210pr的第一掩模材料层和覆盖第一掩模材料层的一部分的光致抗蚀剂图案之后，可以通过使用光致抗蚀剂图案作为蚀刻掩模对第一掩模材料层进行蚀刻来形成第一掩模层290。蚀刻工艺可以是各向异性蚀刻工艺，例如反应离子蚀刻(rie)工艺。第一掩模材料层可以由氧化硅(sio2)形成。例如，第一掩模材料层可以是通过使用等离子体增强化学气相沉积(pecvd)工艺形成的氧化硅(sio2)。然后，通过使用第一掩模层290作为蚀刻掩模去除初始下栅极层210pr的一部分、初始栅极介电层130pr的一部分和基底110的一部分，可以形成由下栅极层210、栅极介电层130和基底沟槽120t限制的有源区域112。例如，有源区域112可以由基底沟槽120t限定。在蚀刻工艺之后，下栅极层210在第一水平方向(x方向)上的侧表面可以与有源区域112的侧表面和栅极介电层130的侧表面形成连续表面。例如，这里描述的有源区域112的侧表面、栅极介电层130的侧表面和下栅极层210的侧表面可以在y-z平面(即，沿y方向和z方向延伸的平面)或近似y-z平面上共面。
[0128]
参照图7b和图7c，在图7b的所得材料上形成填充基底沟槽120t的隔离材料层之后，通过去除隔离材料层的部分上部，形成填充基底沟槽120t并且覆盖下栅极层210的侧壁的部分下部的隔离层120。
[0129]
在形成隔离材料层之后，然后执行去除隔离材料层的一部分和第一掩模层290的平坦化工艺，直到使下栅极层210的上表面暴露，通过选择性地进一步去除隔离材料层的另一部分，可以形成具有在竖直方向(z方向)上定位在比下栅极层210的上表面的水平低的水平处的上表面的隔离层120。
[0130]
在本发明构思的示例性实施例中，在形成隔离材料层之前，通过对于基底沟槽120t执行dpn工艺，可以形成沿着基底沟槽120t的内壁布置的第二阻挡层144。例如，第二阻挡层144可以由氮化物或氮氧化物形成。
[0131]
在本发明构思的示例性实施例中，通过把隔离材料层的另一部分去除到比第一下栅极层212的上表面低并且比基底的主表面110m(即，有源区域112的在竖直方向(z方向)上的上表面)高的水平，可以形成图1a中所示的隔离层120。
[0132]
在本发明构思的示例性实施例中，通过把隔离材料层的另一部分去除到比第二下栅极层214的上表面低并且比第二下栅极层214的下表面(即，第一下栅极层212的在竖直方
向(z方向)上的上表面)高的水平，可以形成图2中所示的隔离层120a。
[0133]
参照图7d，通过在下栅极层210和隔离层120上依次形成第一初始上栅极层222pr和第二初始上栅极层224pr，形成具有第一初始上栅极层222pr和第二初始上栅极层224pr的层叠结构的初始上栅极层220pr。
[0134]
在本发明构思的示例性实施例中，初始上栅极层220pr可以由非晶硅(a-si)形成，然后可以通过后续工艺中的热处理结晶成多晶硅(p-si)。例如，第一初始上栅极层222pr可以由掺杂有碳(c)的非晶硅(a-si)形成，然后可以通过后续工艺中的热处理结晶成多晶硅(p-si)，并且第二初始上栅极层224pr可以由未掺杂有碳(c)的非晶硅(a-si)形成，然后可以通过后续工艺中的热处理结晶成多晶硅(p-si)。
[0135]
在本发明构思的示例性实施例中，初始上栅极层220pr可以由多晶硅(p-si)形成。例如，第一初始上栅极层222pr可以由掺杂有碳(c)的多晶硅(p-si)形成，并且第二初始上栅极层224pr可以由未掺杂有碳(c)的多晶硅(p-si)形成。
[0136]
可以通过化学气相沉积(cvd)工艺或原子层沉积(ald)工艺来形成第一初始上栅极层222pr和第二初始上栅极层224pr。可以通过使用包括碳(c)的前体在掺杂有碳(c)的状态下在下栅极层210和隔离层120上沉积第一初始上栅极层222pr。
[0137]
在本发明构思的示例性实施例中，第一初始上栅极层222pr可以包括在从约0.6atom％至约5atom％的范围内的碳(c)。在本发明构思的示例性实施例中，第一初始上栅极层222pr和第一下栅极层212可以包括大致相同比率的碳(c)。在本发明构思的示例性实施例中，第一初始上栅极层222pr可以包括约3atom％的碳(c)。
[0138]
第一初始上栅极层222pr的平均晶粒尺寸可以具有比第二初始上栅极层224pr的平均晶粒尺寸的值小的值。在本发明构思的示例性实施例中，第一初始上栅极层222pr的平均晶粒尺寸可以具有在第二初始上栅极层224pr的平均晶粒尺寸的从约50％至约90％的范围内的值。例如，当第二初始上栅极层224pr的平均晶粒尺寸为约时，第一初始上栅极层222pr的平均晶粒尺寸可以在从约至约的范围内。在本发明构思的示例性实施例中，第二初始上栅极层224pr的平均晶粒尺寸可以为约并且第一初始上栅极层222pr的平均晶粒尺寸可以为约
[0139]
第一初始上栅极层222pr可以覆盖隔离层120的上表面以及下栅极层210的侧表面和上表面，并且第二初始上栅极层224pr可以覆盖第一初始上栅极层222pr的上表面。第二初始上栅极层224pr可以与下栅极层210和隔离层120间隔开，并且第一初始上栅极层222pr介于第二初始上栅极层224pr与下栅极层210和隔离层120之间。
[0140]
可以通过将第一初始上栅极层222pr形成为包括具有比第一下栅极层212中包括的碳(c)的比率高的比率的碳(c)(例如，不小于约10atom％的碳(c))来制造图3中所示的半导体装置1b。
[0141]
可以通过在第二初始上栅极层224pr上形成与第三上栅极层226对应的第三初始上栅极层来制造图4中所示的半导体装置1c。例如，与第三上栅极层226对应的第三初始上栅极层可以包括在从约0.6atom％至约5atom％的范围内的碳(c)，并且第一初始上栅极层222pr可以包括不小于约10atom％的碳(c)。
[0142]
参照图7e，在通过执行离子注入工艺(imp)将具有导电性的杂质注入到初始上栅
极层220pr中之后，通过执行热处理工艺，可以在初始上栅极层220pr和下栅极层210中掺杂具有导电性的杂质。在本发明构思的示例性实施例中，通过热处理工艺，可以使初始上栅极层220pr和下栅极层210结晶。例如，初始上栅极层220pr和下栅极层210可以由非晶硅(a-si)形成，然后可以通过热处理结晶成多晶硅(p-si)。
[0143]
可以通过将n型杂质注入到第二区域nr中并且将p型杂质注入到第一区域pr中，然后执行热处理工艺来制造图6中所示的半导体装置3。例如，p型杂质可以包括例如硼(b)离子，并且n型杂质可以包括例如磷(p)离子、砷(as)离子或锑(sb)离子。
[0144]
因为第一初始上栅极层222pr具有比第二初始上栅极层224pr的平均晶粒尺寸的值小的值的平均晶粒尺寸，所以可以使具有导电性的杂质通过第一初始上栅极层222pr和隔离层120向栅极介电层130中的扩散最小化。另外，因为第一下栅极层212具有比第二下栅极层214的平均晶粒尺寸的值小的值的平均晶粒尺寸，所以可以使具有导电性的杂质通过第一初始上栅极层222pr向第二下栅极层214中的扩散、通过第一下栅极层212向栅极介电层130中的扩散最小化。
[0145]
参照图7f，在初始上栅极层220pr上依次形成初始盖导电层250pr和初始盖绝缘层310pr。在本发明构思的示例性实施例中，初始盖导电层250pr可以包括第一初始金属导电层252pr和覆盖第一初始金属导电层252pr的第二初始金属导电层254pr。
[0146]
第一初始金属导电层252pr可以由例如氮化钛(tin)或tsn(ti-si-n)形成，并且第二初始金属导电层254pr可以由例如钨(w)或硅化钨(wsi
x
)形成。在本发明构思的示例性实施例中，初始盖绝缘层310pr可以包括氮化硅(si3n4)层。
[0147]
然后，可以在初始盖绝缘层310pr上形成第二掩模层390。第二掩模层390可以由例如旋涂硬掩模(soh)材料、氧化硅(sio2)、氮氧化硅(sion)或光致抗蚀剂形成，或者可以是soh材料、氧化硅(sio2)、氮氧化硅(sion)和光致抗蚀剂中的至少两种的层叠结构。第二掩模层390可以通过光刻工艺形成，或者可以通过光刻工艺接着蚀刻工艺形成。
[0148]
参照图7f和图7g，通过使用第二掩模层390作为蚀刻掩模来图案化初始盖绝缘层310pr、初始盖导电层250pr和初始上栅极层220pr，形成盖绝缘层310、盖导电层250和上栅极层220。在蚀刻工艺之后，上栅极层220、盖导电层250和盖绝缘层310在第一水平方向(x方向)和第二水平方向(y方向)上的侧表面可以在竖直方向(z方向)上彼此对齐。例如，这里描述的上栅极层220的侧表面、盖导电层250的侧表面和盖绝缘层310的侧表面可以在y-z平面或近似y-z平面上共面，并且在x-z平面或近似x-z平面上共面。然后，如图1b中所示，通过将杂质(例如，n型杂质或p型杂质)注入到未被上栅极层220覆盖的有源区域112中，在有源区域112的在第二水平方向(y方向)上位于栅电极200的两侧上的部分中形成一对杂质区域150，并且如图1a和图1b中所示，通过在基底上形成覆盖一对杂质区域150、栅电极200、盖导电层250和盖绝缘层310，可以形成半导体装置1。
[0149]
图8是根据本发明构思的示例性实施例的包括在半导体装置中的存储器单元阵列的等效电路图。在图8中，示出了具有垂直沟道结构的垂直nand闪存装置的等效电路图。
[0150]
参照图8，图1a至图6中所示的半导体装置1、1a、1b、1c、2和3中的每个可以包括存储器单元阵列mca。图1a至图4中所示的半导体装置1、半导体装置1a、半导体装置1b和半导体装置1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管
trn可以形成用于驱动存储器单元阵列mca的外围电路。
[0151]
存储器单元阵列mca可以包括多个存储器单元串ms。存储器单元阵列mca可以包括多条位线bl1、bl2、
…
和blm、多条字线wl1、wl2、
…
、wln-1和wln、至少一条串选择线ssl、至少一条接地选择线gsl以及共源极线csl。多个存储器单元串ms可以形成在多条位线bl1、bl2、
…
和blm与共源极线csl之间。
[0152]
多个存储器单元串ms中的每个可以包括至少一个串选择晶体管sst、至少一个接地选择晶体管gst和多个存储器单元晶体管mc1、mc2、
…
、mcn-1和mcn。多个串选择晶体管sst的导电插塞可以连接到多条位线bl1、bl2、...和blm，并且多个接地选择晶体管gst的源区可以连接到共源极线csl。共源极线csl可以公共地连接到多个接地选择晶体管gst的源区。
[0153]
串选择晶体管sst可以连接到串选择线ssl，并且接地选择晶体管gst可以连接到接地选择线gsl。多个存储器单元晶体管mc1、mc2、
…
、mcn-1和mcn可以分别连接到多条字线wl1、wl2、
…
、wln-1和wln。
[0154]
图9是示出根据本发明构思的示例性实施例的具有存储器单元阵列的半导体装置4的剖视图。
[0155]
参照图9，半导体装置4包括在基底110上形成在第一竖直水平处的外围电路区域514和在基底110上形成在比第一竖直水平高的第二竖直水平处的存储器单元阵列区域512。基底110可以具有沿第一水平方向(x方向)和第二水平方向(y方向)延伸的主表面110m。基底110可以具有单元区域cr、连接区域ir和插塞连接区域pcr。连接区域ir可以设置在单元区域cr与插塞连接区域pcr之间。
[0156]
形成外围电路区域514的多个晶体管tr可以形成在基底110上。多个晶体管tr中的每个可以是图1a至图4中所示的半导体装置1、1a、1b和1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管trn中的一种。
[0157]
多个层间绝缘层514a、514b、514c和514d可以在其上形成有多个晶体管tr的基底110上依次层叠。多个层间绝缘层514a、514b、514c和514d可以包括例如氧化硅(sio2)或氮氧化硅(sion)。外围电路区域514包括电连接到多个晶体管tr的多层布线结构530。多层布线结构530可以通过多个层间绝缘层514a、514b、514c和514d绝缘。
[0158]
多层布线结构530可以包括在基底110上依次层叠并且彼此电连接的第一触点516a、第一布线层518a、第二触点516b、第二布线层518b、第三触点516c和第三布线层518c。例如，第一触点516a可以通过盖绝缘层310电连接到盖导电层250和栅电极200。
[0159]
覆盖多个层间绝缘层514a、514b、514c和514d的半导体层520形成在外围电路区域514上。例如，半导体层520可以覆盖外围电路区域514。存储器单元阵列区域512形成在半导体层520上。多个层间绝缘层514a、514b、514c和514d中的至少一部分可以是图1a至图6中所示的层间绝缘层400。
[0160]
图8中所示的存储器单元阵列mca可以形成在存储器单元阵列区域512中。存储器单元阵列区域512包括在半导体层520上依次层叠的第一堆叠st1和第二堆叠st2。示出了第一堆叠st1和第二堆叠st2在半导体装置4中层叠。然而，本发明构思不限于此。例如，可以在半导体层520上依次层叠三个或更多个堆叠。
[0161]
第一堆叠st1包括其中多个第一绝缘层612和多个字线结构ws一个一个交替地层叠的第一单元层叠结构cs1，并且第二堆叠st2包括其中多个第二绝缘层616和多个字线结构ws一个一个交替地层叠的第二单元层叠结构cs2。第一单元层叠结构cs1和第二单元层叠结构cs2可以分别布置在单元区域cr和连接区域ir之上。第一单元层叠结构cs1和第二单元层叠结构cs2的边缘可以在连接区域ir中是台阶状的。第一单元层叠结构cs1和第二单元层叠结构cs2中的台阶可以具有从其最下面的层级朝向最上面的层级以给定比率减小的区域。例如，包括在第一单元层叠结构cs1和第二单元层叠结构cs2中的台阶可以具有沿第一水平方向(x方向)延伸的长度，并且长度可以从其最下面的台阶朝向最上面的台阶逐渐减小。
[0162]
第一堆叠st1还可以包括第一填充绝缘层672和覆盖第一单元层叠结构cs1的上表面和第一填充绝缘层672的上表面的第一保护绝缘层614。第一填充绝缘层672可以覆盖第一单元层叠结构cs1的在连接区域ir中的台阶结构。第一填充绝缘层672的上表面可以与第一单元层叠结构cs1的上表面共面。第一填充绝缘层672可以由氧化硅(sio2)形成。
[0163]
第二堆叠st2还可以包括第二填充绝缘层674和覆盖第二单元层叠结构cs2的上表面和第二填充绝缘层674的上表面的第二保护绝缘层690。第二填充绝缘层674可以由氧化硅(sio2)形成。第二保护绝缘层690可以包括第一层692和第二层694。在本发明构思的示例性实施例中，第一层692可以由与第一保护绝缘层614的材料相同的材料形成。例如，第一层692可以由氧化硅(sio2)形成，并且第二层694可以包括氮化硅(si3n4)层。在本发明构思的示例性实施例中，可以省略第二保护绝缘层690。在本发明构思的示例性实施例中，第二保护绝缘层690可以仅由第一层692形成，并且可以省略第二层694。
[0164]
穿过第一单元层叠结构cs1的多个第一沟道孔650h和穿过第二单元层叠结构cs2的多个第二沟道孔660h可以彼此连接，并且可以形成多个连接沟道孔。多个连接沟道孔可以从第一堆叠st1延伸到第二堆叠st2。
[0165]
包括多个第二沟道孔660h和多个第一沟道孔650h的多个连接沟道孔可以填充有多个沟道结构650。多个沟道结构650可以沿第一水平方向(x方向)和第二水平方向(y方向)中的每个形成，以形成沟道结构阵列。多个沟道结构650中的每个可以包括半导体图案620、电荷存储结构630、沟道层640、掩埋绝缘层645和导电插塞层656。电荷存储结构630可以包括隧穿介电层、电荷存储层和阻挡介电层。
[0166]
在多个沟道结构650中的每个的导电插塞层656上，可以布置第一导电柱732、位线bl和介于第一导电柱732与位线bl之间的上导电过孔734。布线间绝缘层710可以围绕多个第一导电柱732、多个上导电过孔734和多条位线bl。多条位线bl可以在第一水平方向(x方向)上以均匀间隔彼此间隔开，并且可以沿第二水平方向(y方向)延伸。多个沟道结构650和多条位线bl可以通过多个第一导电柱732和多个上导电过孔734连接。
[0167]
在连接区域ir中，多个导电接触插塞mcp可以电连接到多个字线结构ws，同时填充使多个字线结构ws暴露的多个接触孔mch。导电接触插塞mcp中的每个可以包括在字线结构ws中的对应一个字线结构ws的上表面上依次堆叠并且形成在每个接触孔mch中的金属硅化物图案、金属氮化物图案和金属图案。多个导电接触插塞mcp可以分别在竖直方向(z方向)上从与其电连接的多个字线结构ws延伸。
[0168]
多个导电接触插塞mcp可以通过多个第二导电柱722电连接到多条导电连接布线
724。多条导电连接布线724可以电连接到多个晶体管tr。多条导电连接布线724可以在比多条位线bl更加靠近半导体层520的水平层级处延伸。
[0169]
在半导体装置4中，存储器单元阵列区域512和外围电路区域514可以通过布置在插塞连接区域pcr中同时沿竖直方向(z方向)延伸的至少一个连接插塞695彼此电连接。在本发明构思的示例性实施例中，至少一个连接插塞695可以穿过第一填充绝缘层672和第二填充绝缘层674。至少一个连接插塞695和导电接触插塞mcp的上表面可以基本上彼此共面。
[0170]
存储器单元阵列区域512的多条导电连接布线724可以通过至少一个连接插塞695电连接到外围电路区域514。至少一个连接插塞695可以电连接到多层布线结构530。例如，至少一个连接插塞695可以连接到第三布线层518c。
[0171]
图10是示出根据本发明构思的示例性实施例的半导体装置5的剖视图。
[0172]
参照图10，半导体装置5可以具有芯片到芯片(c2c)结构。在c2c结构中，在第一晶片上制造包括单元区域cell的上芯片并且在与第一晶片不同的第二晶片上制造包括外围电路区域peri的下芯片之后，可以通过接合(键合)方法将上芯片和下芯片连接。例如，c2c结构可以具有外围上单元(cop)结构。例如，在接合方法中，形成在包括单元区域cell的上芯片的最上面的金属层中的接合金属可以电连接到形成在包括外围电路区域peri的下芯片的最上面的金属层中的接合金属。在本发明构思的示例性实施例中，当接合金属由铜(cu)形成时，接合方法可以是cu-cu接合方法。在本发明构思的示例性实施例中，结合金属可以由铝(al)或钨(w)形成。
[0173]
在半导体装置5中，外围电路区域peri和单元区域cell中的每个可以包括垫(pad，或称为“焊盘”或“焊垫”)接合区域pa。单元区域cell还可以包括连接区域con和存储器单元区域mec。
[0174]
外围电路区域peri可以包括第一基底910、层间绝缘层915、形成在第一基底910上的多个电路器件920a、920b和920c、分别连接到多个电路器件920a、920b和920c的第一金属层930a、930b和930c以及形成在第一金属层930a、930b和930c上的第二金属层940a、940b和940c。第一基底910可以包括例如半导体基底，诸如硅(si)基底、锗(ge)基底或硅锗(sige)基底。可选地，第一基底910可以包括绝缘体上硅(soi)基底、绝缘体上锗(goi)基底等。在本发明构思的示例性实施例中，第一金属层930a、930b和930c可以由钨(w)形成，并且第二金属层940a、940b和940c可以由铜(cu)形成。
[0175]
在本发明构思的示例性实施例中，还可以在第二金属层940a、940b和940c上形成至少一个金属层。形成在第二金属层940a、940b和940c上的至少一个金属层的至少一部分可以由铝(al)形成。
[0176]
层间绝缘层915可以覆盖多个电路器件920a、920b和920c、第一金属层930a、930b和930c以及第二金属层940a、940b和940c。层间绝缘层915可以由例如氧化硅(sio2)、氮化硅(si3n4)或者氧化硅(sio2)和氮化硅(si3n4)的组合形成。
[0177]
在外围电路区域peri中，在沿竖直方向(z方向)与连接区域con叠置的区域中，下接合金属971b和972b可以布置在第二金属层940b上。在连接区域con上，外围电路区域peri的下接合金属971b和972b可以通过接合方法电连接到单元区域cell的上接合金属871b和872b。下接合金属971b和972b以及上接合金属871b和872b可以由例如铝(al)、铜(cu)或钨(w)形成。
[0178]
单元区域cell可以提供至少一个存储器块。单元区域cell可以包括第二基底810和共源极线820。第二基底810可以包括例如半导体基底，诸如硅(si)基底、锗(ge)基底或硅锗(sige)基底。可选地，第二基底810可以包括绝缘体上硅(soi)基底、绝缘体上锗(goi)基底等。在第二基底810上，可以布置栅极堆叠gs，栅极堆叠gs包括多条栅极线gl和连接到多条栅极线gl的多个导电垫区域12。多条栅极线gl可以包括多条字线wl1、wl2、...、wln-1和wln、至少一条接地选择线gsl和至少一条串选择线ssl。包括在栅极堆叠gs中的多个导电垫区域12布置在连接区域con上并且形成台阶状连接单元。多个导电垫区域12中的每个可以与从多条栅极线gl中选择的一条栅极线gl集成。在共源极线820、一对接地选择线gsl、多条字线wl1、wl2、
…
、wln-1和wln以及一对串选择线ssl之间，绝缘层56介于它们之间。例如，每个绝缘层56可以设置在两条相邻的栅极线gl之间并且/或者每条栅极线可以设置在两个相邻的绝缘层56之间。
[0179]
在存储器单元区域mec中，多个沟道结构80可以通过位线接触垫94和多条位线bl连接到上接合金属871c和872c。多条位线bl可以通过上接合金属871c和872c电连接到包括在外围电路区域peri中的电路器件，例如，提供页缓冲器893的电路器件920c。上接合金属871c和872c可以连接到与页缓冲器893的电路器件920c连接的下接合金属971c和972c。下接合金属971c和972c以及上接合金属871c和872c可以由例如铝(al)、铜(cu)或钨(w)形成。
[0180]
在连接区域con中，多个导电垫区域12可以延伸为与第二基底810的上表面平行地走向，并且可以通过金属硅化物层18连接到多个接触结构cts。多个接触结构cts中的每个可以包括沿竖直方向(z方向)纵向地延伸的接触插塞16和围绕接触插塞16的绝缘插塞15。在多个接触结构cts中的每个中，与连接到金属硅化物层18的一端相对的另一端可以连接到上接合金属871b和872b。多个接触结构cts可以通过单元区域cell的上接合金属871b和872b以及外围电路区域peri的下接合金属971b和972b连接到外围电路区域peri。
[0181]
多个接触结构cts中的每个可以电连接到在外围电路区域peri中提供行解码器894的电路器件920b。在本发明构思的示例性实施例中，提供行解码器894的电路器件920b的操作电压可以与提供页缓冲器893的电路器件920c的操作电压不同。例如，提供页缓冲器893的电路器件920c的操作电压可以高于提供行解码器894的电路器件920b的操作电压。
[0182]
多个共源极线接触插塞880可以布置在垫接合区域pa中。多个共源极线接触插塞880中的每个可以电连接到共源极线820。多个共源极线接触插塞880中的每个可以由例如金属、金属化合物、多晶硅(p-si)或上述材料的组合形成。在多个共源极线接触插塞880之中，金属层850a可以连接到与一个共源极线接触插塞880的连接到共源极线820的一端相对的另一端。金属层850a可以连接到上金属图案871a和872a。上金属图案871a和872a中的每个可以连接到外围电路区域peri的下金属图案971a、972a和973a中的对应的一个。下金属图案971a、972a和973a以及上金属图案871a和872a可以由例如铝(al)、铜(cu)或钨(w)形成。
[0183]
在垫接合区域pa中，可以布置第一输入和输出垫905和第二输入和输出垫805。覆盖第一基底910的下表面的下绝缘层901可以形成在第一基底910下面，并且第一输入和输出垫905可以形成在下绝缘层901上。第一输入和输出垫905可以通过穿过下绝缘层901和第一基底910的第一输入和输出接触插塞903连接到布置在外围电路区域peri中的多个电路器件920a、920b和920c中的至少一个。绝缘层912可以布置在第一输入和输出接触插塞903
与第一基底910之间，并且可以使第一输入和输出接触插塞903与第一基底910电隔离。
[0184]
在第二基底810上，可以形成覆盖第二基底810的上表面的上绝缘层801。第二输入和输出垫805可以布置在上绝缘层801上。第二输入和输出垫805可以通过第二输入和输出接触插塞803连接到布置在外围电路区域peri中的多个电路器件920a、920b和920c中的至少一个。多个电路器件920a、920b和920c中的每个可以包括但不限于例如晶体管。例如，多个电路器件920a、920b和920c中的每个不仅可以包括诸如晶体管的各种有源元件而且可以包括诸如以电容器、电阻器和电感器为例的各种无源元件。包括在多个电路器件920a、920b和920c中的每个晶体管可以是图1a至图4中所示的半导体装置1、1a、1b和1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管trn中的一种。
[0185]
第二输入和输出接触插塞803可以布置在与第二基底810和共源极线820分开的位置中。第二输入和输出垫805可以在竖直方向(z方向)上与多个导电垫区域12不叠置。第二输入和输出接触插塞803可以穿过层间绝缘层815和上绝缘层801连接到第二输入和输出垫805。在本发明构思的示例性实施例中，可以省略第一输入和输出垫905和第二输入和输出垫805中的一者。
[0186]
在垫接合区域pa中，形成在单元区域cell的最上面的金属层中的上金属图案871a和872a中的每个可以连接到形成在外围电路区域peri的最上面的金属层中的下金属图案971a、972a和973a中的对应的一个。形成在外围电路区域peri的最上面的金属层中的下金属图案973a可以不连接到外围电路区域peri中的触点。例如，在垫接合区域pa中，为了与形成在外围电路区域peri的最上面的金属层中的下金属图案对应，可以在单元区域cell的最上面的金属层中形成与外围电路区域peri的下金属图案的形式相同的形式的上金属图案。
[0187]
在连接区域con的第二金属层940b上，可以形成下接合金属971b和972b。下接合金属971b和972b可以通过接合方法电连接到单元区域cell的上接合金属871b和872b。
[0188]
在存储器单元区域mec中，为了与形成在外围电路区域peri的最上面的金属层中的下接合金属951和952对应，上金属图案892可以布置在单元区域cell的最上面的金属层中。
[0189]
图11是示意性示出根据本发明构思的示例性实施例的包括半导体装置1100的电子系统1000的图。参照图11，根据本发明构思的示例性实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个或更多个半导体装置1100的存储装置或包括该存储装置的电子装置。例如，电子系统1000可以是例如固态驱动器(ssd)装置、通用串行总线(usb)、计算机系统、医疗装置或包括至少一个半导体装置1100的通信装置。
[0190]
半导体装置1100可以是非易失性存储器装置。例如，半导体装置1100可以是包括上面参照图1至图10针对半导体装置1、1a、1b、1c、2、3、4和5描述的结构之中的至少一种结构的nand闪存装置。半导体装置1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。在本发明构思的示例性实施例中，第一结构1100f可以通过第二结构1100s进行布置。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是存储器单元结构，存储器单元结构包括多条位线bl、共源极线csl、多条字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极
下线ll2以及设置在多条位线bl与共源极线csl之间的多个存储器单元串cstr。
[0191]
在第二结构1100s中，多个存储器单元串cstr中的每个可以包括与共源极线csl相邻的下晶体管lt1和lt2、与多条位线bl相邻的上晶体管ut1和ut2以及布置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据本发明构思的示例性实施例而变化。
[0192]
在本发明构思的示例性实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。多条栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。多条字线wl可以是多个存储器单元晶体管mct的栅电极，并且第一栅极上线ul1和第二栅极上线ul2可以是上晶体管ut1和ut2的栅电极。
[0193]
共源极线csl、多条栅极下线ll1和ll2、多条字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f延伸到第二结构1100s的多条第一连接布线1115而电连接到解码器电路1110。多条位线bl可以通过从第一结构1100f延伸到第二结构1100s的多条第二连接布线1125而电连接到页缓冲器1120。
[0194]
在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct中的至少一个存储器单元晶体管mct执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130所控制。解码器电路1110、页缓冲器1120和逻辑电路1130中的每个可以包括多个电路器件。每个电路器件可以包括但不限于例如晶体管。晶体管可以是图1a至图4中所示的半导体装置1、1a、1b和1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管trn中的一种。
[0195]
半导体装置1100可以通过电连接到逻辑电路1130的输入和输出垫1101与控制器1200通信。输入和输出垫1101可以通过从第一结构1100f延伸到第二结构1100s的输入和输出连接布线1135电连接到逻辑电路1130。
[0196]
控制器1200可以包括处理器1210、nand控制器1220和主机接口(host i/f)1230。根据本发明构思的示例性实施例，电子系统1000可以包括多个半导体装置1100。在这种情况下，控制器1200可以控制多个半导体装置1100。
[0197]
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件进行操作，并且可以控制nand控制器1220访问多个半导体装置1100。nand控制器1220可以包括处理与多个半导体装置1100的通信的nand接口(nand i/f)1221。通过nand接口1221，可以传输用于控制多个半导体装置1100的控制命令、要写入多个半导体装置1100的多个存储器单元晶体管mct中的数据以及要从多个半导体装置1100的多个存储器单元晶体管mct读取的数据。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制多个半导体装置1100。
[0198]
图12是示意性示出根据本发明构思的示例性实施例的包括半导体装置的电子系统2000的图。
[0199]
参照图12，根据本发明构思的示例性实施例的电子系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(dram)2004。半导体封装2003和dram 2004可以通过形成在主基底2001上的多个布线图
案2005连接到控制器2002。
[0200]
主基底2001可以包括连接器2006，连接器2006包括与外部主机组合的多个引脚。在连接器2006中，引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在本发明构思的示例性实施例中，电子系统2000可以根据接口(诸如例如通用串行总线(usb)、快速外围组件互连(pci-express)、串行高级技术附件(sata)和用于通用闪存存储(ufs)的m-phy)中的一种与外部主机通信。在本发明构思的示例性实施例中，电子系统2000可以通过经由连接器2006从外部主机接收的电力来操作。电子系统2000还可以包括将从外部主机接收的电力分配给控制器2002和半导体封装2003的电力管理集成电路(pmic)。
[0201]
控制器2002可以在半导体封装2003中写入数据，可以从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
[0202]
dram 2004可以是用于减小作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的dram 2004可以操作为一种高速缓冲存储器，并且可以在针对半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在电子系统2000中时，除了用于控制半导体封装2003的nand控制器1220之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
[0203]
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基底2100、设置在封装基底2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每个的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基底2100的连接结构2400以及覆盖多个半导体芯片2200和连接结构2400的模塑层2500。
[0204]
封装基底2100可以是包括多个封装上垫2130的印刷电路板(pcb)。多个半导体芯片2200中的每个可以包括输入和输出垫2210。输入和输出垫2210可以对应于图11的输入和输出垫1101。多个半导体芯片2200中的每个可以包括多个栅极堆叠3210和多个沟道结构3220。多个半导体芯片2200中的每个可以包括参照图1至图10的半导体装置1、1a、1b、1c、2、3、4和5中的至少一个。例如，包括在多个半导体芯片2200中的每个中的晶体管可以是图1a至图4中所示的半导体装置1、1a、1b和1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管trn中的一种。
[0205]
在本发明构思的示例性实施例中，连接结构2400可以是将输入和输出垫2210电连接到封装上垫2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。根据本发明构思的示例性实施例，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括贯穿硅过孔(tsv，也称为，硅通孔)的连接结构而不是接合线方法中的连接结构2400彼此电连接。
[0206]
在本发明构思的示例性实施例中，控制器2002和多个半导体芯片2200可以包括在一个封装中。在本发明构思的示例性实施例中，控制器2002和多个半导体芯片2200可以安装在与主基底2001不同的内插基底上，并且控制器2002和多个半导体芯片2200可以通过形成在内插基底上的布线彼此连接。
[0207]
图13是示意性示出根据本发明构思的示例性实施例的半导体封装2003的剖视图。在图13中，详细描述了沿着图12的线ii-ii'截取的剖面的构造。
[0208]
参照图13，在半导体封装2003中，封装基底2100可以是pcb。封装基底2100可以包括封装基底主体2120、布置在封装基底主体2120的上表面上的多个封装上垫2130(参照图12)、布置在封装基底主体2120的下表面上或通过封装基底主体2120的下表面暴露的多个下垫2125以及将多个封装上垫2130电连接到封装基底主体2120中的多个下垫2125的多条内部布线2135。多个封装上垫2130可以电连接到多个连接结构2400(参照图12)。多个下垫2125可以通过多个导电连接单元2800连接到图12中所示的电子系统2000的主基底2001上的多个布线图案2005。
[0209]
多个半导体芯片2200中的每个可以包括半导体基底3010以及在半导体基底3010上依次层叠的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括多条外围布线3110。第一结构3100可以包括电连接到多条外围布线3110的栅电极200。栅电极200的详细构造和各种变型与参照图1至图7g针对栅电极200、200a、200b、200c、200p和200n所描述的大致相同。例如，第一结构3100可以包括多个晶体管，并且每个晶体管可以是图1a至图4中所示的半导体装置1、1a、1b和1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管trn中的一种。因为包括根据本发明构思的栅电极(例如，200、200a、200b、200c、200p或200n)的每个上述晶体管(例如，tr、tra、trb、trc、tr-l、tr-m、tr-h、trp和trn)可以防止杂质离子扩散到形成每个上述晶体管的栅极介电层(例如，130、130l、130m或130h)和有源区域112中，所以可以防止每个上述晶体管的特性和分散性劣化。第二结构3200可以包括共源极线3205、共源极线3205上的栅极堆叠3210、穿过栅极堆叠3210的多个沟道结构3220以及电连接到多个沟道结构3220的多条位线3240。栅极堆叠3210可以包括多条字线(图8的wl)和与多条字线wl集成的多个导电垫区域12。另外，多个半导体芯片2200中的每个可以包括与栅极堆叠3210的多个导电垫区域12电连接的多个接触结构cts和设置在多个导电垫区域12与多个接触结构cts之间的多个金属硅化物层18。多个导电垫区域12可以通过多个金属硅化物层18分别连接到多个接触结构cts。
[0210]
多个半导体芯片2200可以电连接到第一结构3100的多条外围布线3110，并且可以包括延伸到第二结构3200的贯穿布线3245。贯穿布线3245可以布置在栅极堆叠3210外部。在本发明构思的示例性实施例中，半导体封装2003还可以包括穿过栅极堆叠3210的贯穿布线3245。多个半导体芯片2200中的每个还可以包括电连接到第一结构3100的多条外围布线3110的输入和输出垫(图12的2210)。
[0211]
图14是示意性示出根据本发明构思的示例性实施例的半导体封装2003a的剖视图。在图14中，详细描述了沿着图12的线ii-ii'截取的剖面的构造。
[0212]
参照图14，半导体封装2003a具有与参照图13描述的半导体封装2003的构造大致相同的构造。半导体封装2003a包括多个半导体芯片2200a。多个半导体芯片2200a中的每个可以包括半导体基底4010、半导体基底4010上的第一结构4100以及设置在第一结构4100上并且通过晶片接合方法与第一结构4100组合的第二结构4200。
[0213]
第一结构4100可以包括外围电路区域，外围电路区域包括多条外围布线4110和多个第一联结结构4150。第一结构4100可以包括电连接到多条外围布线4110的栅电极200。栅
电极200的详细构造和各种变型与参照图1至图7g针对栅电极200、200a、200b、200c、200p和200n所描述的大致相同。例如，第一结构4100可以包括多个晶体管，并且每个晶体管可以是图1a至图4中所示的半导体装置1、1a、1b和1c的晶体管tr、tra、trb和trc、图5中所示的半导体装置2的第一晶体管tr-l、第二晶体管tr-m和第三晶体管tr-h以及图6中所示的半导体装置3的第一晶体管trp和第二晶体管trn中的一种。因为包括根据本发明构思的栅电极(例如，200、200a、200b、200c、200p或200n)的每个上述晶体管(例如，tr、tra、trb、trc、tr-l、tr-m、tr-h、trp和trn)可以防止杂质离子扩散到形成每个上述晶体管的栅极介电层(例如，130、130l、130m或130h)和有源区域112中，所以可以防止每个上述晶体管的特性和分散性劣化。第二结构4200可以包括共源极线4205、设置在共源极线4205与第一结构4100之间的栅极堆叠4210以及穿过栅极堆叠4210的多个沟道结构4220。栅极堆叠4210可以包括多条字线(图8的wl)和与多条字线wl集成的多个导电垫区域12。另外，多个半导体芯片2200a中的每个可以包括电连接到栅极堆叠4210的多个导电垫区域12的多个接触结构cts和设置在多个导电垫区域12与多个接触结构cts之间的多个金属硅化物层18。多个导电垫区域12可以通过多个金属硅化物层18分别连接到多个接触结构cts。
[0214]
另外，多个半导体芯片2200a中的每个可以包括与栅极堆叠4210的多条字线(图8的wl)电连接的多个第二联结结构4250。例如，多个第二联结结构4250可以通过多条位线4240电连接到多个沟道结构4220，并且可以通过多个接触结构cts电连接到多条字线(图8的wl)。
[0215]
第一结构4100的多个第一联结结构4150和第二结构4200的多个第二联结结构4250可以在彼此接触的同时彼此组合。多个第一联结结构4150和多个第二联结结构4250的组合部分可以由例如铜(cu)形成。
[0216]
图13中所示的多个半导体芯片2200和图14中所示的多个半导体芯片2200a可以通过接合线形式的多个连接结构2400(参照图12)彼此电连接。在本发明构思的示例性实施例中，图13中所示的多个半导体芯片2200和图14中所示的多个半导体芯片2200a可以通过包括tsv的连接结构彼此电连接。
[0217]
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离如由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。