具有增强的安全操作区域的LDMOS及其制造方法与流程

具有增强的安全操作区域的ldmos及其制造方法
技术领域
1.本公开涉及具有增强的安全操作区域的ldmos及其制造方法。


背景技术：

2.ldmos(横向扩散金属氧化物半导体)器件是放大器(包括微波功率放大器、rf(射频)功率放大器和音频功率放大器)中常用的平面型双扩散mosfet(金属-氧化物-半导体场效应晶体管)器件。ldmos器件的制造倾向于包括一系列离子注入工艺和退火循环，以便产生足以承受操作期间在ldmos器件内生成的电场的掺杂分布。
3.rf ldmos(射频ldmos)器件广泛用于频率范围从1mhz到3.5ghz以上的高电压、高功率rf功率放大器应用，并且是用于扩展和维护蜂窝基础设施的重要rf功率器件技术。rf ldmos器件是移动网络(例如，4g和5g蜂窝网络)中广泛使用的功率放大器，并且通常提供高输出功率与超过60v的相应漏极-源极击穿电压的期望组合，以允许它们在高电压应用中使用。


技术实现要素：

4.根据本公开的一个实施例，提供了一种集成电路，包括：n型漂移区域；栅极结构，所述栅极结构在所述n型漂移区域的第一部分上；漏极结构，所述漏极结构在所述n型漂移区域的第二部分中，所述栅极结构和所述漏极结构隔开漂移区域长度(lds)；抗蚀剂保护氧化物(rpo)，所述抗蚀剂保护氧化物在所述n型漂移区域之上处于所述栅极结构与所述漏极结构之间；以及场板接触件，所述场板接触件直接电连接至所述抗蚀剂保护氧化物，所述场板接触件被配置用于向所述抗蚀剂保护氧化物施加电压。
5.根据本公开的另一实施例，提供了一种制造集成电路的方法，包括：在p型衬底中注入深p阱；在所述深p阱中注入n型漂移区域；在所述n型漂移区域的第一部分上沉积栅极结构；在所述n型漂移区域的第二部分中注入漏极结构，所述栅极结构和所述漏极结构隔开漂移区域长度(lds)；在所述n型漂移区域中在所述栅极结构与所述漏极结构之间的第三部分之上沉积抗蚀剂保护氧化物(rpo)；蚀刻场板接触件开口以暴露所述抗蚀剂保护氧化物的表面部分；以及在所述场板接触件开口中沉积场板接触件以用于提供到所述抗蚀剂保护氧化物的直接电连接。
6.根据本公开的又一实施例，提供了一种改善ldmos集成电路中的高压性能的方法，包括：在n型漂移区域中布置在栅极结构与漏极结构之间的部分之上沉积绝缘场板；以及在器件操作期间将场板电压施加到所述场板。
附图说明
7.当结合附图进行阅读时，从以下详细描述可以最佳地理解本公开的各个方面。应该注意，根据工业中的标准实践，各个特征未按比例绘制。实际上，为了清楚的讨论，各种特征的尺寸可以被任意增大或减小。
8.图1是根据一些实施例的ldmos器件结构的截面图。
9.图2a至图2e是根据一些实施例的在ldmos器件结构的制造期间的截面图。
10.图3a至图3b是根据一些实施例的用于ldmos结构的比较电子密度数据的曲线图。
11.图4a至图4c是根据一些实施例的用于ldmos结构的比较参数数据的曲线图。
12.图5a至图5g是根据图2e的ldmos器件的一些实施例的用于各种ldmos结构的模拟参数数据的曲线图。
13.图6是根据一些实施例的制造ldmos器件的方法的流程图。
14.图7是根据一些实施例的用于制造ldmos器件的系统的示意图。
15.图8是ic器件设计、制造和编程的流程图。
具体实施方式
16.旨在结合附图阅读示例性实施例的该描述，这些附图被认为是整个书面描述的部分。以下公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。附图不是按比例绘制的，并且为了清楚而不是尺寸精度，已经修改了结构的相对尺寸和位置。为了简化本公开，下面描述了组件、值、操作、材料、布置等的特定示例。
17.当然，这些仅是示例，并不旨在进行限制。可以预期其他组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
18.此外，在本文中可能使用空间相关术语(例如“，下方”、“之下”、“低于”、“之上”、“上部”、“垂直”、“水平”等)，以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置和结构可以以其他方式定向(例如，旋转90度、180
°
或者绕水平或垂直轴镜像)，并且本文使用的空间相关描述符同样可以被相应地解释。
19.以下详细说明的结构和方法通常涉及用于ldmos器件(包括高压ldmos器件)的结构、设计和制造方法。以下详细说明的结构和方法可以产生改善的ldmos输出特性，例如导通状态id-vd拖尾(tailing)，这些特性与较高的漏极侧电场相关联，以便实现改进的关断状态下的击穿电压(bvoff)、电阻扩展(rsp)和安全操作区域(soa)性能的适当组合。先前的努力包括，例如，在漏极侧添加额外的阱注入以便抑制高电场并且实现改善的id-vd拖尾，但是小倾斜度、高剂量、高能量的阱注入往往会降低bvoff，同时由于在已经很复杂的制造工艺中添加了附加注入掩模层，往往会增加处理、制造成本和缺陷风险。
20.图1是根据一些实施例的成品ldmos结构100的截面图。根据一些实施例，ldmos结构100包括：p型衬底(p衬底)102、用于限定有源区域的场氧化物(fox)区域124、在p型衬底102中形成的深p阱(dpw)104、在dpw中的高压p型注入(hvpb)区域108、在dpw中与hvpb区域相邻的n型漂移区域掺杂(ndd)区域110、在dpw中与ndd区域相邻的掩蔽n阱(shn)区域112、以及在p衬底中的掩蔽p阱(shp)区域114。
21.根据一些实施例，ldmos结构100还包括在hvpb中的p型源极接触件区域116和n型
源极接触件区域118、在shn中的n 漏极接触件区域120、以及在shp中的p p衬底接触件区域122。根据一些实施例，ldmos结构100还包括设置在hvpb和ndd区域的相邻部分上方的栅极氧化物(gox)126和栅极导体(poly)128，统称为栅极堆叠129。根据一些实施例，栅极堆叠129将包括侧墙结构(未示出)和/或原始多晶硅栅极导体中已经经受硅化物或自对准硅化物工艺以便减小栅极导体的电阻率的部分。
22.在一些实施例中，在制造期间将由抗蚀剂保护氧化物(rpo)层125来保护栅极堆叠和ndd区域的部分，该抗蚀剂保护氧化物(rpo)层125包括二氧化硅(sio2)和氮化硅(si3n4)的交替层，该交替层以例如氧化物/氮化物(on)或氧化物/氮化物/氧化物/氮化物(onon)的层状配置来布置。在一些实施例中，然后沉积、图案化和蚀刻层间电介质(ild)(140)以形成一系列接触件孔，这些接触件孔暴露出p /n 源极接触件区域116、118、栅极堆叠129、n 漏极接触件120和p p衬底接触件122的顶表面的部分。在一些实施例中，然后在ild上沉积初始金属层(m0)(未示出)以填充接触件开口，并且在化学机械平坦化(cmp)之后，形成源极接触件130、栅极接触件132、漏极接触件134以及p衬底接触件136，这些接触件将提供与后续金属层的电接触。在一些实施例中，包括ldmos结构100的各种结构的配置在操作中将在shn区域112邻接p衬底区域102和/或dpw区域104的高场区域138中产生更强的电场。
23.图2a是根据一些实施例的在制造ldmos结构200的工艺期间的中间结构的截面图，ldmos结构200包括：p型衬底(p衬底)202、用于限定有源区域的场氧化物(fox)区域224、在p型衬底202中形成的深p阱(dpw)204、在dpw中的高压p型注入(hvpb)区域208、在dpw中与hvpb区域相邻的n型漂移掺杂(ndd)区域210以及在p衬底中的shp区域214。
24.图2b是根据一些实施例的在制造ldmos结构200的工艺期间的另一中间结构的截面图，这还包括在hvpb中的p型源极接触件区域216和n型源极接触件区域218、在ndd中与场氧化物区域224相邻的n 漏极接触件区域220、以及在shp中的p p衬底接触件区域222的形成。根据一些实施例，ldmos结构200还包括设置在hvpb和ndd区域的相邻部分上方的栅极氧化物(gox)226和栅极导体(poly)228(统称为栅极堆叠229)的形成。根据一些实施例，栅极堆叠229将包括侧墙结构(未示出)和/或原始多晶硅栅极导体中已经经受硅化物或自对准硅化物工艺以便减小栅极导体的电阻率的部分。在一些实施例中，在制造期间将由抗蚀剂保护氧化物(rpo)层225来保护栅极堆叠和ndd区域的部分，该抗蚀剂保护氧化物(rpo)层225包括二氧化硅(sio2)和氮化硅(si3n4)的交替层，该交替层以例如两层氧化物/氮化物(on)层状配置或四层氧化物/氮化物/氧化物/氮化物(onon)层状配置来布置。
25.图2c是在制造ldmos结构200的工艺期间的另一中间结构的截面图，其中，然后沉积、图案化和蚀刻层间电介质层240以形成一系列接触件孔242，这些接触件孔242暴露出p /n 源极接触件区域216、218、栅极堆叠229、n 漏极接触件220、p p衬底接触件222和rpo层226的顶表面的暴露部分。
26.图2d是在制造ldmos结构200的工艺期间的另一中间结构的截面图，其中，然后在ild上沉积初始金属层(m0)(未示出)以填充接触件开口，并且在化学机械平坦化(cmp)之后，形成源极接触件230、栅极接触件232、漏极接触件234、p衬底接触件236和场板接触件(field plate contact)244，场板接触件更靠近漏极接触件(与栅极接触件相比)。这些接触件将提供与后续金属层(例如，金属1(m1)层)的电接触。
27.图2e是在制造ldmos结构200的工艺期间的另一中间结构的截面图，其中第二层间
电介质层248被沉积在接触件上。在一些实施例中，蚀刻第二ild 248以暴露出包括例如漏极接触件234和场板接触件(cfp)244的特定接触件的顶表面，并且移除第二ild层中在暴露的接触件之间的部分。然后将金属层(m1)(未示出)沉积在第二ild上，以填充在暴露的接触件之间的(一个或多个)开口，并且在化学机械平坦化(cmp)之后，形成金属图案246，该金属图案246在漏极接触件234和场板接触件244之间建立电连接。金属图案246确保将相同的漏极电压(vd或vdd)同时施加到漏极接触件和场板接触件两者。包括沉积ild层、接触件/通孔图案化、接触件/通孔蚀刻、金属沉积、金属图案化、以及金属蚀刻和/或cmp的附加操作将用于完成集成电路(ic)器件。
28.根据一些实施例，图1和图2e的结构中所示的某些结构元件是根据与用来创建和制造ldmos器件的制造工艺相关联的一组设计规则来配置和掺杂的。ldmos器件的一些实施例包括在特定范围内确定尺寸和掺杂的区域，该特定范围包括例如在一些实施例中，初始p衬底掺杂浓度为10
14-10
15
/cm3；dpw的掺杂浓度被形成为10
15-10
17
/cm3，并且深度为2-3μm；ndd的掺杂浓度被形成为10
16-10
17
/cm3，并且深度为0.5-1.0μm；hvpb的掺杂浓度被形成为10
17-10
18
/cm3，并且深度为1.5-2.5μm；shn的掺杂浓度被形成为10
17-10
18
/cm3，并且深度为1-2μm；shp的掺杂浓度被形成为10
17-10
18
/cm3，并且深度为1-2μm；n 区域的掺杂浓度被形成为10
20-10
21
/cm3，并且深度为0.2-0.3μm；以及p 区域的掺杂浓度被形成为10
20-10
21
/cm3，并且深度为0.2-0.3μm。所提供的尺寸和掺杂值仅旨在用于指导本领域普通技术人员，而不应当被解释为对于制造根据一些实施例的功能集成电路器件至关重要或必需的值。实际上，本领域技术人员将能够制造功能半导体器件，其中一个或多个参数落在所述范围之外，而无需过度实验。
29.根据一些实施例，在图1和图2e的结构中所示的某些结构元件是根据与用来创建和制造ldmos器件的制造工艺相关联的一组设计规则来配置和沉积/生长的。ldmos器件的一些实施例包括沉积且尺寸落在特定范围内的区域和元件，该特定范围包括例如在一些实施例中，fox的深度为0.3-0.5μm；gox的厚度为在一些实施例中，栅极导体(poly)的厚度为0.2-0.3μm，并且在栅极导体上形成有钴(co)和/或钛(ti)硅化物；rpo层的总厚度为0.05-0.2μm；其中四层rpo层中的o/n/o/n层包括0.03-0.09μm氧化物/0.01-0.03μm氮化物/0.03-0.09μm氧化物/0.01-0.03μm氮化物，并且两层rpo层中的o/n层包括0.03-0.12μm氧化物/0.02-0.08μm氮化物；并且ild的厚度为0.5-1.5μm。以上提供的厚度值仅旨在用于指导本领域普通技术人员，而不应当被解释为对于制造根据一些实施例的功能集成电路器件至关重要或必需的值。实际上，本领域技术人员将能够制造功能半导体器件，其中一个或多个参数落在所述范围之外，而无需过度实验。
30.图3a是来自使用器件仿真软件为总体上对应于图2e的ic器件结构而准备的仿真的电子密度曲线图。图3b是来自使用器件仿真软件为总体上对应于图1的ic器件结构而准备的仿真的电子密度曲线图，该ic器件结构缺少在图2e中发现的场板接触件结构244。比较图3a和图3b中呈现的曲线图，显示在ndd区域338中靠近漏极接触件的部分中实现了电子密度的降低，这将倾向于改善ic器件的高电压(hv)性能，特别是相对于bvoff性能。器件仿真软件包括例如sentaurus device、多维(1d/2d/3d)器件仿真器、或taurus medici、二维器件仿真器，两种仿真器都可以用于建模各种半导体器件的电、热和/或光学特性。
31.图4a是示出来自使用器件仿真软件为总体上对应于图2e的ic器件结构(wf1md-蓝
色)以及总体上对应于图1的ic器件结构(wf2md-红色)(该ic器件结构缺少在图2e中发现的场板接触件结构244)而准备的仿真的相对电子密度的曲线图。比较图4a中的曲线图上绘制的线，显示在总体上对应于图2e的ic结构中实现了更高的电子密度。
32.图4b是示出来自使用器件仿真软件为总体上对应于图2e的ic器件结构(wf1md-蓝色)以及总体上对应于图1的ic器件结构(wf2md-红色)(该ic器件结构缺少在图2e中发现的场板接触件结构244)而准备的仿真的相对电场强度的曲线图。比较图4b中的曲线图上绘制的线，显示在总体上对应于图2e的ic结构中实现了更低的电场强度。
33.图4c是示出来自使用器件仿真软件为总体上对应于图2e的ic器件结构(wf1md-蓝色)以及总体上对应于图1的ic器件结构(wf2md-红色)(该ic器件结构缺少在图2e中发现的场板接触件结构)而准备的仿真的相对漏极电流与漏极电压的函数关系曲线图。比较图4c中的曲线图上绘制的线，显示对于高于14v的工作电压，在总体上对应于图2e的ic结构中实现了更低的漏极电流幅度。对于约20v的工作电压，id-vd拖尾的改善为约10％。
34.图5a是来自使用器件仿真软件(也称为技术计算机辅助设计(tcad))为总体上对应于图2e的ic器件结构而准备的仿真的电子密度曲线图，该ic器件结构已经标记有某些相关尺寸，包括：d1，场板接触件(cfp)到栅极多晶硅的距离；d2，场板接触件到硅表面的距离(即，接触件蚀刻后rpo结构的剩余厚度)；d3，场板接触件(cfp)的宽度，以及lds，栅极和漏极结构之间的漂移区域的长度。在图5b-图5g中示出了图5a中所示的器件性能和尺寸元件之间的各种关系(具体地，尺寸lds、d1、d2和d3)，如下面详细描述的。
35.图5b是饱和漏极电流(idsat)比率与d1/lds比率的函数关系曲线图。如图5b所示，idsat电流随着d1/lds比率的减小而减小，直到达到约0.45的比率为止，之后idsat值相对恒定。因此，在约0.35和0.7内的d1/lds比率将idsat比率保持在约0.92和0.96的范围内。如图5b所示，idsat比率对场板接触件244相对于栅极结构226/228和漏极结构220的定位敏感。具体地，如果场板接触件244布置得太靠近栅极结构226/228，即，d1/lds比率小于约0.35，则idsat比率将超过0.96目标值。因此，确保将场板接触件244布置为在场板接触件244和栅极结构226/228之间提供足够的间隔将趋于改善所得半导体器件的性能。
36.总体上对应于图2e并且使用各种d1/lds比率的ldmos结构的tcad仿真表明，图4c中反映的id-vd拖尾的改善可归因于ndd 210的漏极侧附近的电子浓度增加，其中增加的电子浓度用作与漏极侧n 接触件220相邻的导通状态耗尽区域的缓冲区，并且因此减小漏极侧电场。减小的电场继而抑制了ndd 210的漏极侧附近的碰撞电离和碰撞电离电流，从而使得改善了id-vd拖尾性能。
37.d1/lds比率对于实现根据一些实施例的ldmos器件的id-vd拖尾性能的显著提高至关重要，特别是那些工作电压超过14v的ldmos器件。d1/lds比率的下限将取决于与特定设计相关联的目标最大idsat比率值，但是对于总体上对应于图2e并且目标最大idsat比率值为0.96的ldmos器件设计，d1/lds比率应当不小于0.35，并且最好至少为0.40。d1/lds比率的上限将取决于适用于制造半导体器件的特定制造工艺的设计规则，但是至少为0.7。如果d1/lds比率的值太低，则idsat比率的可变性将增加并且将趋于超过预定目标值。相反，如果d1/lds比率的值太高，则场板接触件244的放置将更可能违反可应用的制造工艺的设计规则的最小接触件-接触件间距要求。
38.图5c是饱和漏极电流(idsat)比率与d2的函数关系曲线图。如图5c所示，idsat电
流随着d2的长度(rpo厚度)的增加而增加。d2值在约0.05和0.2μm之间，将idsat比率保持在约0.92和0.96的范围内。如果d2值太低，则idsat比率将下降到较低的目标值0.92以下。如果d2值太高，则idsat比率将下降到上限目标值0.96以上。
39.图5d是饱和漏极电流(idsat)比率与d3/lds比率的函数关系曲线图。如图5d所示，对于一系列d3/lds比率，idsat电流比率相对恒定(0.94-0.96)。在约0.07至0.37的范围内的d3/lds比率将idsat比率保持在约0.94至0.96的范围内。如果d3/lds比率值太低，则场板接触件244将难以一致地图案化和蚀刻。如果d3/lds比率值太高，则场板接触件244的作用将不会集中在ndd区域338中用于减小电场以改善器件的hv性能的部分上。
40.图5e是击穿电压关断(bvoff)降低与d1/lds比率的函数关系曲线图。如图5e所示，随着场板接触件的位置远离栅极结构并且朝向漏极结构移动，bvoff的降低得到改善。在0.4至0.7之间的d1/lds值将idsat比率保持在约0.92至0.96的范围内，而低于约0.35的d1/lds值显示出大于0.96的idsat比率。
41.图5f是击穿电压关断(bvoff)降低与d2的函数关系曲线图。如图5f所示，bvoff降低通常对rpo结构的厚度不敏感。
42.图5g是击穿电压关断(bvoff)降低与d3/lds的比率的函数关系曲线图。如图5g所示，随着d3/lds比率的增加，bvoff的降低缓慢下降。因此，d3/lds比率通常将保持在从0.1至0.3的范围内。
43.图6是制造根据对应于图2e的一些实施例的ldmos器件的方法600的流程图，其包括一系列连续的操作，包括步骤602，在步骤602期间，在p型衬底202上定义有源区域，形成场氧化物(fox)区域224以分离有源区域。根据一些实施例，然后在p型衬底202中形成深p阱(dpw)204。
44.根据方法600的一些实施例，在操作604期间，在dpw中形成高压p型注入(hvpb)区域208，在dpw中形成与hvpb区域相邻的n型漂移掺杂(ndd)区域210，以及在p衬底202中形成shp区域214，shp区域通过fox与ndd区域210分开。
45.根据方法600的一些实施例，操作606包括形成栅极堆叠229，该栅极堆叠229包括在hvpb和ndd区域的相邻表面上的栅极氧化物226的层以及在栅极氧化物226上的用作栅极导体228的多晶硅层。根据一些实施例，栅极导体的部分被用于与钴(co)、钛(ti)或(一种或多种)其他合适的金属以及合适的合金和前述的混合物形成硅化物，从而降低栅极导体228的电阻。在一些实施例中，形成与栅极堆叠229相邻的栅极侧墙结构(未示出)。
46.根据方法600的一些实施例，操作608包括在hvpb中形成p型源极接触件区域216和n型源极接触件区域218，在ndd中与场氧化物区域224相邻的n 漏极接触件区域220以及在shp中的p p衬底接触件区域222。在一些实施例中，操作608包括形成抗蚀剂保护氧化物(rpo)层225，该抗蚀剂保护氧化物(rpo)层225包括二氧化硅(sio2)和氮化硅(si3n4)的交替层，该交替层以例如两层氧化物/氮化物(on)层状配置或四层氧化物/氮化物/氧化物/氮化物(onon)层状配置来布置。尽管在半导体器件的制造中已经成功地利用了on和onon配置，但是本领域技术人员将能够使用一种或多种其他电介质材料来形成rpo 225结构而无需过度实验来制造功能半导体器件。
47.根据方法600的一些实施例，操作610包括形成层间电介质层240，然后图案化和蚀刻层间电介质层240以形成一系列接触件孔242，该接触件孔242暴露出p /n 源极接触件区
域216、218，栅极堆叠229，n 漏极接触件220，p p衬底接触件222和rpo层226的顶表面的暴露部分。
48.根据方法600的一些实施例，操作612包括在经图案化和蚀刻的ild层240上沉积初始金属层(m0)(未示出)以填充接触件开口，并且在化学机械平坦化(cmp)之后，形成源极接触件230、栅极接触件232、漏极接触件234、p衬底接触件236和场板接触件244，场板接触件比栅极接触件更靠近漏极接触件。这些接触件将提供与后续金属层(例如，金属1(m1)层)的电接触。在一些实施例中，包括ldmos结构200的各种结构的配置在操作中将在shn区域112邻接p衬底区域102和/或dpw区域104的高场区域138中产生更强的电场(并且因此表现出较低的bvoff值)。
49.根据方法600的一些实施例，可选操作614包括在接触件上形成第二层间电介质层248。在一些实施例中，然后图案化和蚀刻第二ild 248，以暴露出包括例如漏极接触件234和场板接触件244的特定接触件的顶表面，并且移除第二ild层中在暴露的接触件之间的部分。然后将金属层(m1)(未示出)沉积在第二ild 248上，以填充在暴露的接触件之间的(一个或多个)开口，并且在化学机械平坦化(cmp)之后，形成金属图案246，该金属图案246在漏极接触件234和场板接触件244之间建立电连接。金属图案246确保将相同的漏极电压(vd或vdd)同时施加到漏极接触件234和场板接触件244两者。
50.根据方法600的一些实施例，可选操作616包括沉积附加ild层，对ild层施加接触件/通孔图案，蚀刻接触件/通孔图案，沉积金属层，使用金属图案化和蚀刻和/或cmp来移除金属层的部分以形成将产生具有设计功能的ic器件的附加互连图案。根据方法600的一些实施例，可选操作618包括以适合于在电子设备中使用的格式来封装完成的ic器件。在方法600的实施例中，操作612和614形成场板接触件244并且提供场板接触件244和漏极接触件234之间的电连接。这些结构的形成允许将漏极电压施加到场板接触件224，以实现所得ic器件的改善的hv性能，例如在图3a和图4c中所示。
51.图7是根据一些实施例的电子过程控制(epc)系统700的框图。根据这种系统的一些实施例，例如使用epc系统700，可实现用于生成与上面详述的ldmos结构的一些实施例相对应的单元布局图的方法，特别是关于在rpo结构上添加和放置场板接触件的方法。在一些实施例中，epc系统700是通用计算设备，包括硬件处理器702和非暂态计算机可读存储介质704。计算机可读存储介质704尤其是用计算机程序代码(或指令)706(即，可执行指令集)编码的，即存储有计算机程序代码(或指令)706。硬件处理器702对计算机程序代码706的执行(至少部分地)表示epc工具，该epc工具根据一个或多个(在下文中，所提到的工艺和/或方法)来实现例如本文所述的方法的部分或全部。
52.硬件处理器702经由总线718电耦合至计算机可读存储介质704。硬件处理器702还通过总线718电耦合至i/o接口712。网络接口714还经由总线718电连接至硬件处理器702。网络接口714连接至网络716，使得硬件处理器702和计算机可读存储介质704能够经由网络716连接至外部元件。硬件处理器702被配置为执行在计算机可读存储介质704中编码的计算机程序代码706，以便使得epc系统700可用于执行所提到的工艺和/或方法的部分或全部。在一个或多个实施例中，硬件处理器702是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
53.在一个或多个实施例中，计算机可读存储介质704是电子、磁性、光学、电磁、红外
和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括光盘只读存储器(cd rom)、光盘读/写(cd r/w)和/或数字视频盘(dvd)。
54.在一个或多个实施例中，计算机可读存储介质704存储计算机程序代码706，该计算机程序代码706被配置为使得epc系统700(其中这种执行(至少部分地)表示epc工具)可用于执行所提到的工艺和/或方法的部分或全部。在一个或多个实施例中，计算机可读存储介质704还存储有助于执行所提到的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，计算机可读存储介质704存储工艺控制数据708，在一些实施例中，该工艺控制数据包括控制算法、工艺变量和常数、目标范围、设置点、编程控制数据以及用于启用统计工艺控制(spc)的代码和/或基于模型预测控制(mpc)的各种工艺控制。
55.epc系统700包括i/o接口712。i/o接口712耦合至外部电路。在一个或多个实施例中，i/o接口712包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传送给硬件处理器702。
56.epc系统700还包括耦合至硬件处理器702的网络接口714。网络接口714允许epc系统700与网络716通信，该网络716连接至一个或多个其他的计算机系统。网络接口714包括无线网络接口，例如蓝牙、wifi、wimax、gprs或wcdma；或有线网络接口，例如以太网、usb或ieee 1364。在一个或多个实施例中，在两个或多个epc系统700中实现所提到的工艺和/或方法的部分或全部。
57.epc系统700被配置为通过i/o接口712来接收信息。通过i/o接口712接收的信息包括指令、数据、编程数据、设计规则中的一个或多个，该设计规则指定例如层厚度、间隔距离、结构和层电阻率、以及特征尺寸、工艺性能历史、目标范围、设置点和/或用于由硬件处理器702处理的其他参数。信息经由总线718传输到硬件处理器702。epc系统700被配置为通过i/o接口712来接收与用户界面(ui)相关的信息。该信息作为用户界面(ui)710存储在计算机可读介质704中。
58.在一些实施例中，所提到的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的工艺和/或方法的部分或全部被实现为作为附加软件应用的部分的软件应用。在一些实施例中，所提到的工艺和/或方法的部分或全部被实现为软件应用的插件。在一些实施例中，所提到的工艺和/或方法中的至少一个被实现为作为epc工具的部分的软件应用。在一些实施例中，所提到的工艺和/或方法的部分或全部被实现为由epc系统700使用的软件应用。
59.在一些实施例中，工艺被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储装置或存储器单元，例如，光盘(例如，dvd)、磁盘(例如，硬盘)、半导体存储器(例如，rom、ram)、存储器卡等中的一个或多个。
60.图8是根据用于制造结合了如上详述的场板接触件结构的ldmos器件的一些实施例的集成电路(ic)制造系统800的框图，以及与其相关联的ic制造流程。在一些实施例中，基于布局图，使用制造系统800来制造以下各项中的至少一项：(a)一个或多个半导体掩模或(b)半导体集成电路的层中的至少一个组件。
61.在图8中，ic制造系统800包括在与制造ic器件860相关的设计、开发以及制造周期和/或服务中相互交互的实体，例如设计室820、掩模室830和ic制造商/制造厂(“代工厂”)850。制造系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。
62.通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和ic代工厂850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和ic代工厂850中的两个或更多个共存于公共设施中并且使用公共资源。
63.设计公司(或设计团队)820生成ic设计布局图822。ic设计布局图822包括为ic器件860设计的各种几何图案。几何图案对应于组成要制造的ic器件860的各种组件的金属、氧化物或半导体层的图案。各种层组合以形成各种ic特征。
64.例如，ic设计布局图822的部分包括各种ic特征，例如要形成在半导体衬底(例如，硅晶圆)中的有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔和用于焊盘的开口、以及设置在半导体衬底上的各种材料层。设计室820实施适当的设计过程以形成ic设计布局图822。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。ic设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局图822可以以gdsii文件格式或dfii文件格式表示。
65.尽管通过适当的方法来调整经修改的ic设计布局图的图案以便例如与未经修改的ic设计布局图相比减少集成电路的寄生电容，经修改的ic设计布局图反映了改变该布局图中导线位置的结果，并且在一些实施例中，插入与电容隔离结构相关联的特征至ic设计布局图，以与具有经修改的ic设计布局图(不具有用于形成位于其中的电容隔离结构的特征)的ic结构相比，进一步减少寄生电容。
66.掩模室830包括掩模数据准备832和掩模制造844。掩模室830使用ic设计布局图822来制造一个或多个掩模845，以用于根据ic设计布局图822来制造ic器件860的各个层。掩模室830执行掩模数据准备832，其中ic设计布局图822被转变为代表性数据文件(“rdf”)。掩模数据准备832将rdf提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将rdf转换为衬底(例如，掩模(掩模版)845或半导体晶圆853)上的图像。ic设计布局图822由掩模数据准备832操纵以符合掩模写入器的特定特性，和/或ic代工厂850的要求。在图8中，掩模数据准备832和掩模制造844被示出为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。
67.在一些实施例中，掩模数据准备832包括光学接近度校正(opc)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效果等引起的图像误差。opc调整ic设计布局图822。在一些实施例中，掩模数据准备832包括其他分辨率增强技术(ret)，例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或前述的组合。在一些实施例中，还使用反光刻技术(ilt)，其将opc视为反成像问题。
68.在一些实施例中，掩模数据准备832包括掩模规则检查器(mrc)，该掩模规则检查器(mrc)检查已经经历了opc工艺的ic设计布局图822，其中opc工艺具有一组掩模创建规则，该规则包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的
可变性等。在一些实施例中，mrc修改ic设计布局图822以补偿掩模制造844期间的限制，这可以撤销由opc执行的修改的部分以便满足掩模创建规则。
69.在一些实施例中，掩模数据准备832包括光刻工艺检查(lpc)，该光刻工艺检查(lpc)仿真将由ic代工厂850实施以制造ic器件860的工艺。lpc基于ic设计布局图822来仿真该工艺以创建经仿真的制造器件，例如ic器件860。lpc仿真中的工艺参数可以包括与ic制造周期的各种工艺相关联的参数、与用于制造ic的工具相关联的参数、和/或制造工艺的其他方面。lpc考虑了各种因素，例如航拍图像对比度、焦深(“dof”)、掩模误差增强因素(“meef”)、其他合适的因素等或前述的组合。在一些实施例中，在通过lpc创建了经仿真的制造器件之后，如果经仿真的器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步完善ic设计布局图822。
70.应当理解，为了清楚起见，掩模数据准备832的以上描述已经被简化。在一些实施例中，掩模数据准备832包括诸如逻辑操作(lop)之类的附加特征，以根据制造规则来修改ic设计布局图822。另外，在掩模数据准备832期间应用于ic设计布局图822的工艺可以以各种不同的顺序执行。
71.在掩模数据准备832之后以及在掩模制造844期间，基于经修改的ic设计布局图822来制造掩模845或一组掩模845。在一些实施例中，掩模制造844包括基于ic设计布局图822来执行一次或多次光刻曝光。一些实施例中，基于经修改的ic设计布局图822，电子束(e束)或多个e束的机制被用于在掩模(光掩模或掩模版)845上形成图案。掩模845可以以各种技术形成。在一些实施例中，使用二元技术来形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(uv)束)，被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。
72.在另一示例中，使用相移技术来形成掩模845。在掩模845的相移掩模(psm)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的psm或交替的psm。由掩模制造844生成的(一个或多个)掩模用于多种工艺中。例如，在离子注入工艺中使用这种(一个或多个)掩模，以在半导体晶圆853中形成各种掺杂区域，在蚀刻工艺中使用这种(一个或多个)掩模，以在半导体晶圆853中形成各种蚀刻区域，和/或在其他合适的工艺中使用。
73.ic代工厂850包括晶圆制造852。ic代工厂850是ic制造企业，其包括一个或多个用于制造各种不同ic产品的制造设施。在一些实施例中，ic代工厂850是半导体铸造厂。例如，可能有制造设施用于多个ic产品的前端制造(前端生产线(feol)制造)，而第二制造设施可能为ic产品的互联和封装提供后端制造(后端生产线(beol)制造)，以及第三制造设施可以为铸造厂业务提供其他服务。
74.晶圆制造852包括形成在半导体衬底上形成的掩模材料的经图案化的层，其中该半导体材料由包括光致抗蚀剂、聚酰亚胺、氧化硅、氮化硅(例如，si3n4、sion、sic、sioc)或前述的组合的一层或多层的掩模材料制成。在一些实施例中，掩模845包括单层掩模材料。在一些实施例中，掩模845包括多层掩模材料。
75.在一些实施例中，通过暴露于照明源来图案化掩模材料。在一些实施例中，照明源
是电子束源。在一些实施例中，照明源是发光的灯。在一些实施例中，光是紫外光。在一些实施例中，光是可见光。在一些实施例中，光是红外光。在一些实施例中，照明源发射不同(紫外、可见和/或红外)光的组合。
76.在掩模图案化操作之后，蚀刻未被掩模覆盖的区域，例如，在图案的开放区域中的鳍，以改变在(一个或多个)暴露区域内的一个或多个结构的尺寸。在一些实施例中，根据一些实施例，利用等离子体蚀刻或利用液体化学蚀刻溶液来执行蚀刻。液体化学蚀刻溶液的化学成分包括一种或多种蚀刻剂，例如柠檬酸(c6h8o7)、过氧化氢(h2o2)、硝酸(hno3)、硫酸(h2so4)、盐酸(hcl)、乙酸(ch3co2h)、氢氟酸(hf)、缓冲氢氟酸(bhf)、磷酸(h3po4)、氟化铵(nh4f)、氢氧化钾(koh)、乙二胺邻苯二酚(edp)、tmah(氢氧化四甲铵)或前述的组合。
77.在一些实施例中，蚀刻工艺是干法蚀刻或等离子体蚀刻工艺。使用由电磁场激发以解离成离子的含卤素反应性气体来执行衬底材料的等离子体蚀刻。反应性或蚀刻剂气体包括例如cf4、sf6、nf3、cl2、ccl2f2、sicl4、bcl2或前述的组合，然而在本公开的范围内也可以设想其他半导体材料蚀刻剂气体。根据本领域已知的等离子体蚀刻方法，通过交变电磁场或通过固定偏压，使离子加速以撞击暴露的材料。
78.在一些实施例中，蚀刻工艺包括在含氧大气中在(一个或多个)功能区域中呈现暴露的结构以氧化暴露的结构的外部部分，随后进行化学修整工艺，例如等离子体蚀刻或液体化学蚀刻，如上所述，以移除经氧化的材料并且留下改性的结构。在一些实施例中，进行氧化后接着执行化学修整，以提供对暴露的材料的更大尺寸选择性，并且减少在制造工艺期间意外移除材料的可能性。在一些实施例中，暴露的结构可以包括鳍式场效应晶体管(finfet)的鳍结构，其中鳍被嵌入在覆盖鳍的侧面的电介质支撑介质中。在一些实施例中，功能区域的鳍的暴露部分是鳍的顶表面和侧面，其位于电介质支撑介质的顶表面上方，其中电介质支撑介质的顶表面已经凹陷至低于鳍的顶表面，但仍覆盖鳍的侧面的下部部分的水平。
79.ic代工厂850使用由掩模室830制造的(一个或多个)掩模845来制造ic器件860。因此，ic代工厂850至少间接地使用ic设计布局图822来制造ic器件860。在一些实施例中，半导体晶圆853由ic代工厂850使用(一个或多个)掩模845来制造，以形成ic器件860。在一些实施例中，ic制造包括至少间接地基于ic设计布局图822来执行一次或多次光刻曝光。半导体晶圆853包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆853还包括以下各项中的一项或多项：各种掺杂区域、电介质特征、多层互连件等(在后续制造步骤中形成)。
80.发现了与集成电路(ic)制造系统(例如，图8的制造系统800)以及与以下各项相关联的ic制造流程相关的细节：例如，于2016年2月9日授权的美国专利9,256,709、于2015年10月1日公布的美国预授权公告20150278429、于2014年2月6日公布的美国预授权公告20140040838以及于2007年8月21日授权的美国专利7,260,442，前述中的每一项通过引用以其整体合并于此。
81.在一些实施例中，通过以下方式在集成电路内创建导线：在其中具有栅极结构的集成电路的层上沉积电介质材料层，随后在至少一个迹线(track)的位置处的电介质材料中形成开口。在一些实施例中，将金属晶种材料添加到电介质材料中的开口内的暴露表面，并且将导电材料层添加到晶种层上方的开口。在一些实施例中，通过电镀来添加导电材料
层。在一些实施例中，通过例如从金属靶溅射来添加导电材料层。在一些实施例中，通过化学气相沉积来添加导电材料层，该化学气相沉积包括以下各项中的一项或多项：化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)等。在一些实施例中，通过化学机械抛光(cmp)和/或等离子体蚀刻从电介质材料层的顶部移除电介质材料层的顶部上的导电材料，以隔离导电材料中在电介质材料层内的开口中的部分。
82.在一些实施例中，通过移除两条其他导线之间的导线的长度，并且用电介质材料来填充导线的所移除长度的体积(例如，在两条导线之间形成沟槽隔离结构，其中沟槽隔离结构和导线各自沿着第一方向延伸)，沿着集成电路布图或所制造的集成电路的各个迹线的导线彼此分开。在一些实施例中，一条或多条相邻导线的部分通过蚀刻穿过导线而被隔离，以形成绝缘结构，该绝缘结构在与导线延伸穿过集成电路的层的方向不同的第二方向上延伸。
83.根据一些实施例的集成电路包括：n型漂移区域；栅极结构，该栅极结构在n型漂移区域的第一部分上；漏极结构，该漏极结构在n型漂移区域的第二部分中，栅极结构和漏极结构隔开漂移区域长度(lds)；抗蚀剂保护氧化物(rpo)，该抗蚀剂保护氧化物在n型漂移区域之上处于栅极结构与漏极结构之间；以及场板接触件，该场板接触件直接电连接至抗蚀剂保护氧化物，该场板接触件被配置用于向抗蚀剂保护氧化物施加电压。集成电路的其他实施例包括导电结构，该导电结构在漏极接触件和场板接触件之间直接电连接，其中所施加的电压将是漏极电压，场板接触件与栅极结构隔开第一距离(d1)，其中第一距离为lds的至少40％，第一距离在lds的40％至70％之间，场板接触件的接触件宽度(d3)在lds的10％至30％之间，场板接触件包括具有第一接触件宽度的第一场板接触件和具有第二接触件宽度的第二场板接触件，其中第一接触件宽度和第二接触件宽度是lds的至少10％，抗蚀剂保护氧化物的rpo厚度(d2)是lds的至少10％，抗蚀剂保护氧化物的rpo厚度(d2)在0.05μm至0.2μm之间，和/或lds为至少0.5μm。
84.根据一些实施例的制造方法包括一系列顺序操作，包括在p型衬底中注入深p阱，在深p阱中注入n型漂移区域，在n型漂移区域的第一部分上沉积栅极结构，在n型漂移区域的第二部分中注入漏极结构，栅极结构和漏极结构隔开漂移区域长度(lds)，在n型漂移区域中在栅极结构与漏极结构之间的第三部分之上沉积抗蚀剂保护氧化物(rpo)，蚀刻场板接触件开口以暴露抗蚀剂保护氧化物的表面部分，以及在场板接触件开口中沉积场板接触件以用于提供到抗蚀剂保护氧化物的直接电连接。
85.制造方法的其他实施例包括附加的或修改的操作，包括形成漏极接触件以用于提供到漏极结构的直接电连接，在场板接触件和漏极接触件之间形成金属跳线，在栅极结构的部分之上形成抗蚀剂保护氧化物(rpo)，形成与栅极结构相邻的侧墙结构，在p型衬底上限定多个有源区域，在相邻的有源区域之间形成场氧化物(fox)结构，将场板接触件定位为离漏极结构比离栅极结构更近，将场板接触件定位在抗蚀剂保护氧化物(rpo)上从栅极结构偏移lds的40％至70％之间，将场板接触件定位在抗蚀剂保护氧化物(rpo)上与栅极结构隔开lds的40％至70％之间的接触点处，和/或在抗蚀剂保护氧化物(rpo)上形成多个场板接触件，其中场板接触件从栅极结构偏移lds的至少40％。
86.根据一些实施例的改善ldmos性能的方法包括以下操作：在n型漂移区域中布置在栅极结构与漏极结构之间的部分之上沉积绝缘场板，以及在器件操作期间将场板电压施加
到场板，施加至少14v的场板电压，和/或施加等于在器件操作期间施加到ldmos集成电路的漏极的漏极电压(vdd)的场板电压。
87.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文进行各种改变、替换和变更。
88.示例1是一种集成电路，包括：n型漂移区域；栅极结构，所述栅极结构在所述n型漂移区域的第一部分上；漏极结构，所述漏极结构在所述n型漂移区域的第二部分中，所述栅极结构和所述漏极结构隔开漂移区域长度(lds)；抗蚀剂保护氧化物(rpo)，所述抗蚀剂保护氧化物在所述n型漂移区域之上处于所述栅极结构与所述漏极结构之间；以及场板接触件，所述场板接触件直接电连接至所述抗蚀剂保护氧化物，所述场板接触件被配置用于向所述抗蚀剂保护氧化物施加电压。
89.示例2是示例1所述的集成电路，还包括：导电结构，所述导电结构在所述漏极接触件和所述场板接触件之间直接电连接，其中所施加的电压将是所述漏极电压。
90.示例3是示例2所述的集成电路，其中：所述场板接触件与所述栅极结构隔开第一距离(d1)，其中，所述第一距离为所述lds的至少35％。
91.示例4是示例3所述的集成电路，其中：所述第一距离在所述lds的40％至70％之间。
92.示例5是示例1所述的集成电路，其中：所述场板接触件具有接触件宽度(d3)，并且所述接触件宽度在所述lds的10％至30％之间。
93.示例6是示例1所述的集成电路，其中：所述场板接触件包括具有第一接触件宽度的第一场板接触件和具有第二接触件宽度的第二场板接触件，所述第一接触件宽度为所述lds的至少10％，并且所述第二接触件宽度为所述lds的至少10％。
94.示例7是示例1所述的集成电路，其中：所述抗蚀剂保护氧化物具有rpo厚度(d2)，并且所述rpo厚度为所述lds的至少10％。
95.示例8是示例1所述的集成电路，其中：所述抗蚀剂保护氧化物具有rpo厚度(d2)；并且所述rpo厚度在0.05μm和0.2μm之间。
96.示例9是示例1所述的集成电路，其中：所述lds为至少0.5μm。
97.示例10是一种制造集成电路的方法，包括：在p型衬底中注入深p阱；在所述深p阱中注入n型漂移区域；在所述n型漂移区域的第一部分上沉积栅极结构；在所述n型漂移区域的第二部分中注入漏极结构，所述栅极结构和所述漏极结构隔开漂移区域长度(lds)；在所述n型漂移区域中在所述栅极结构与所述漏极结构之间的第三部分之上沉积抗蚀剂保护氧化物(rpo)；蚀刻场板接触件开口以暴露所述抗蚀剂保护氧化物的表面部分；以及在所述场板接触件开口中沉积场板接触件以用于提供到所述抗蚀剂保护氧化物的直接电连接。
98.示例11是示例10所述的制造集成电路的方法，还包括：形成漏极接触件以用于提供到所述漏极结构的直接电连接；以及在所述场板接触件和所述漏极接触件之间形成金属跳线。
99.示例12是示例10所述的制造集成电路的方法，还包括：在所述栅极结构的部分之
上形成所述抗蚀剂保护氧化物(rpo)。
100.示例13是示例10所述的制造集成电路的方法，还包括：形成与所述栅极结构相邻的侧墙结构。
101.示例14是示例10所述的制造集成电路的方法，还包括：在所述p型衬底上限定多个有源区域；在相邻的有源区域之间形成场氧化物(fox)结构；以及将所述场板接触件定位为离所述漏极结构比离所述栅极结构更近。
102.示例15是示例10所述的制造集成电路的方法，还包括：将所述场板接触件定位在所述抗蚀剂保护氧化物(rpo)上从所述栅极结构偏移所述lds的40％至70％之间。
103.示例16是示例10所述的制造集成电路的方法，还包括：将所述场板接触件定位在所述抗蚀剂保护氧化物(rpo)上与所述栅极结构隔开所述lds的40％至70％之间的接触点处。
104.示例17是示例10所述的制造集成电路的方法，还包括：在所述抗蚀剂保护氧化物(rpo)上形成多个场板接触件，其中，所述场板接触件从所述栅极结构偏移所述lds的至少40％。
105.示例18是一种改善ldmos集成电路中的高压性能的方法，包括：在n型漂移区域中布置在栅极结构与漏极结构之间的部分之上沉积绝缘场板；以及在器件操作期间将场板电压施加到所述场板。
106.示例19是示例18所述的改善ldmos集成电路中的高压性能的方法，其中：所述场板电压为至少14v。
107.示例20是示例18所述的改善ldmos集成电路中的高压性能的方法，其中：所述场板电压等于施加到所述ldmos集成电路的漏极的漏极电压(vdd)。